第二章 邏輯代數(shù)與硬件描述語言基礎(chǔ)

1、2 .邏輯代數(shù)與硬件描述語言基礎(chǔ)邏輯代數(shù)與硬件描述語言基礎(chǔ) 2.1 邏輯代數(shù)邏輯代數(shù) 2.2 邏輯函數(shù)的卡諾圖化簡法邏輯函數(shù)的卡諾圖化簡法 2.3 硬件描述語言硬件描述語言Verilog HDL基礎(chǔ)基礎(chǔ) 教學(xué)基本要求教學(xué)基本要求 1 1、熟悉邏輯代數(shù)常用基本定律、恒等式熟悉邏輯代數(shù)常用基本定律、恒等式 和規(guī)則。和規(guī)則。 3 3、熟悉硬件描述語言、熟悉硬件描述語言Verilog HDL 2 2、掌握邏輯代數(shù)的變換和卡諾圖化簡法；、掌握邏輯代數(shù)的變換和卡諾圖化簡法； 2.1.1 邏輯代數(shù)的基本定律和恒等式邏輯代數(shù)的基本定律和恒等式 2.1 邏輯代數(shù)邏輯代數(shù) 2.1.3 邏輯函數(shù)的變換及代數(shù)化簡法邏

2、輯函數(shù)的變換及代數(shù)化簡法 2.1.2 邏輯代數(shù)的基本規(guī)則邏輯代數(shù)的基本規(guī)則 2.1 邏輯代數(shù)邏輯代數(shù) 邏輯代數(shù)又稱布爾代數(shù)邏輯代數(shù)又稱布爾代數(shù)。它是分析和設(shè)計現(xiàn)代數(shù)字邏輯電路不它是分析和設(shè)計現(xiàn)代數(shù)字邏輯電路不 可缺少的數(shù)學(xué)工具。邏輯代數(shù)有一系列的定律、定理和規(guī)則，用可缺少的數(shù)學(xué)工具。邏輯代數(shù)有一系列的定律、定理和規(guī)則，用 于對數(shù)學(xué)表達式進行處理，以完成對邏輯電路的化簡、變換、分于對數(shù)學(xué)表達式進行處理，以完成對邏輯電路的化簡、變換、分 析和設(shè)計。析和設(shè)計。 邏輯關(guān)系指的是事件產(chǎn)生的條件和結(jié)果之間的因果關(guān)系。在數(shù)邏輯關(guān)系指的是事件產(chǎn)生的條件和結(jié)果之間的因果關(guān)系。在數(shù) 字電路中往往是將事情的條件作為

3、輸入信號，而結(jié)果用輸出信號字電路中往往是將事情的條件作為輸入信號，而結(jié)果用輸出信號 表示。表示。條件和結(jié)果的兩種對立狀態(tài)分別用邏輯條件和結(jié)果的兩種對立狀態(tài)分別用邏輯“1” 和和“0”表示。表示。 1 1、基本公式基本公式 交換律：交換律： A + B = B + AA B = B A 結(jié)合律：結(jié)合律：A + B + C = (A + B) + C A B C = (A B) C 分配律：分配律：A + BC = ( A + B )( A + C )A ( B + C ) = AB + AC A 1 = AA 0 = 0A + 0 = AA + 1 = 10 0、1 1律：律： A A = 0A

4、 + A = 1互補律：互補律： 2.2.1.11.1邏輯代數(shù)的基本定律和恒等式邏輯代數(shù)的基本定律和恒等式 重疊律重疊律：A + A = AA A = A 反演律：反演律： AB = A + B A + B = A B AA BAB() ()ABACABC ABAAAABA() 吸收律吸收律 其它常用恒等式其它常用恒等式 AB ACBCAB + AC AB ACBCDAB + AC 2.1.2 邏輯代數(shù)的基本規(guī)則邏輯代數(shù)的基本規(guī)則 1.1.代入規(guī)則代入規(guī)則 ： 在包含變量在包含變量A邏輯等式中，如果用另一邏輯等式中，如果用另一 個函數(shù)式代入式中所有個函數(shù)式代入式中所有A的位置，則等式仍然成立。

5、這一規(guī)的位置，則等式仍然成立。這一規(guī) 則稱為代入規(guī)則。則稱為代入規(guī)則。 例例：B (A + C) = BA+BC， 用用A + D代替代替A A，得得 B (A +D) +C = B(A +D) + BC = BA + BD + BC 代入規(guī)則可以擴展所有基本公式或定律的應(yīng)用范圍代入規(guī)則可以擴展所有基本公式或定律的應(yīng)用范圍 對于任意一個邏輯表達式對于任意一個邏輯表達式L，若將其中所有的與，若將其中所有的與 （ ）換成或（）換成或（+），或（），或（+）換成與（）換成與（）；原變）；原變 量換為反變量，反變量換為原變量；將量換為反變量，反變量換為原變量；將1換成換成0，0 換成換成1；則得到的結(jié)

6、果就是原函數(shù)的反函數(shù)。；則得到的結(jié)果就是原函數(shù)的反函數(shù)。 2. 2. 反演規(guī)則：反演規(guī)則： )(1)(DCBADCB)(AL 0 CDBAL例例2.1.1 試求試求 的非函數(shù)的非函數(shù) 解：按照反演規(guī)則，得解：按照反演規(guī)則，得 LABAC 對于任何邏輯函數(shù)式，若將其中的與（對于任何邏輯函數(shù)式，若將其中的與（ ）換成或（）換成或（+），）， 或（或（+）換成與（）換成與（）；并將）；并將1換成換成0，0換成換成1；那么，所；那么，所 得的新的函數(shù)式就是得的新的函數(shù)式就是L的對偶式，記作的對偶式，記作 。 L ()()LAB A C例例: 邏輯函數(shù)邏輯函數(shù) 的對偶式為的對偶式為 3. 3. 對偶規(guī)則

7、：對偶規(guī)則： 當(dāng)某個邏輯恒等式成立時，則該恒等式兩側(cè)的對偶式也相等。當(dāng)某個邏輯恒等式成立時，則該恒等式兩側(cè)的對偶式也相等。 這就是對偶規(guī)則。利用對偶規(guī)則，可從已知公式中得到更多的這就是對偶規(guī)則。利用對偶規(guī)則，可從已知公式中得到更多的 運算公式，例如，吸收律運算公式，例如，吸收律 “或或-與與”表達式表達式 “與非與非-與非與非”表達式表達式 “與與- -或或- -非非”表達式表達式 “或非或非或非或非” ” 表達表達 式式 “與與- -或或” ” 表達式表達式 2.1.3 邏輯函數(shù)的代數(shù)法化簡邏輯函數(shù)的代數(shù)法化簡 DCACL DC A C = )DC)(CA( )C+D()CA( DCCA 1

8、 1、邏輯函數(shù)的最簡與、邏輯函數(shù)的最簡與- -或表達式或表達式 在若干個邏輯關(guān)系相同的與在若干個邏輯關(guān)系相同的與- -或表達式中，將其中包含的與項數(shù)或表達式中，將其中包含的與項數(shù) 最少，且每個與項中變量數(shù)最少的表達式稱為最簡與最少，且每個與項中變量數(shù)最少的表達式稱為最簡與- -或表達式?；虮磉_式。 2、邏輯函數(shù)的化簡方法、邏輯函數(shù)的化簡方法 化簡的主要方法：化簡的主要方法： 公式法（代數(shù)法）公式法（代數(shù)法） 圖解法（卡諾圖法）圖解法（卡諾圖法） 代數(shù)化簡法：代數(shù)化簡法： 運用邏輯代數(shù)的基本定律和恒等式進行化簡的方法。運用邏輯代數(shù)的基本定律和恒等式進行化簡的方法。 1AA并項法并項法: : CB

9、A CBAL BA)CC(BA 1 AA ABBA 吸收法：吸收法： A + AB = A 消去法消去法： BABAA CABAB CAB 配項法配項法： CA=AB BAFEBCDABAL )( CBAAB)( CBCAABL A+AB=A+B CBCAABL CBAACAAB)( CBACABCA=AB )()(BCACACABAB )CC(DBADBA)DD(ABL DBADBA=AB )(DDBAAB BAAB BAAB BAAB CDBADCBAABDDBADABL ) 例例2.1.7 已知邏輯函數(shù)表達式為已知邏輯函數(shù)表達式為 ， 要求：（要求：（1）最簡的與）最簡的與-或邏輯函數(shù)表

10、達式，并畫出相應(yīng)的邏輯圖；或邏輯函數(shù)表達式，并畫出相應(yīng)的邏輯圖； （2）僅用與非門畫出最簡表達式的邏輯圖。）僅用與非門畫出最簡表達式的邏輯圖。 解：解： ) ) B A L AB BA 6字符串字符串: :字符串是雙撇號內(nèi)的字符序列字符串是雙撇號內(nèi)的字符序列 常量常量 十進制數(shù)的形式的表示方法十進制數(shù)的形式的表示方法: :表示有符號表示有符號常量常量 例如：例如：3030、2 2 帶基數(shù)的形式的表示方法帶基數(shù)的形式的表示方法: : 表示表示常量常量 格式為：格式為： 整數(shù)型整數(shù)型 例如：例如：3b101、5o37、8he3，8b1001_0011 2.3.2 變量的數(shù)據(jù)類型變量的數(shù)據(jù)類型 1

11、1線網(wǎng)類型線網(wǎng)類型: :是指輸出始終根據(jù)輸入的變化而更新其值的是指輸出始終根據(jù)輸入的變化而更新其值的 變量變量, ,它一般指的是硬件電路中的各種物理連接它一般指的是硬件電路中的各種物理連接. . 例例:wire L; / /將上述電路的輸出信號將上述電路的輸出信號L L聲明為網(wǎng)絡(luò)型變量聲明為網(wǎng)絡(luò)型變量 wire 7:0 data bus; / /聲明一個聲明一個8-bit8-bit寬的網(wǎng)絡(luò)型總線變量寬的網(wǎng)絡(luò)型總線變量 常用的網(wǎng)絡(luò)類型由關(guān)鍵詞常用的網(wǎng)絡(luò)類型由關(guān)鍵詞wire定義定義 wire型變量的定義格式如下：型變量的定義格式如下： wire n-1:0 n-1:0 變量名變量名1 1，變量名，

12、變量名2 2，變量名，變量名n； 變量寬度變量寬度 例例: :網(wǎng)絡(luò)型變量網(wǎng)絡(luò)型變量L的值由與門的驅(qū)動信號的值由與門的驅(qū)動信號 a a和和b b所決定，即所決定，即La /定義一個定義一個4位位寄存器變量寄存器變量 抽象描述抽象描述, , 不對應(yīng)具不對應(yīng)具 體硬件體硬件 2、每個模塊先要進行端口的定義，并說明輸入每個模塊先要進行端口的定義，并說明輸入（input)和輸出和輸出 （output),然后對模塊功能進行描述。然后對模塊功能進行描述。 2.3.3 Verilog程序的基本結(jié)構(gòu)程序的基本結(jié)構(gòu) Verilog使用大約使用大約100個預(yù)定義的關(guān)鍵詞定義該語言的結(jié)構(gòu)個預(yù)定義的關(guān)鍵詞定義該語言的結(jié)

13、構(gòu) 1、 VerilogHDL程序由程序由模塊構(gòu)成。每個模塊的內(nèi)容都是嵌在關(guān)鍵模塊構(gòu)成。每個模塊的內(nèi)容都是嵌在關(guān)鍵 詞詞module和和endmodule兩個語句之間。每個模塊實現(xiàn)特定的功能。兩個語句之間。每個模塊實現(xiàn)特定的功能。 3 3、除了、除了endmodule語句外，每個語句后必須有分號。語句外，每個語句后必須有分號。 4、可以用可以用/* - */和和/.對對VerilogHDL程序的任何部分做注釋。程序的任何部分做注釋。 module 模模塊塊名名（端端口口名名1 1, , 端端口口名名2 2, , 端端口口名名3 3, ,）； 端端口口類類型型說說明明(input, outout

14、, inout)； 參參數(shù)數(shù)定定義義( (可可選選) )； 數(shù)數(shù)據(jù)據(jù)類類型型定定義義( (wire, reg等等) )； 實實例例化化低低層層模模塊塊和和基基本本門門級級元元件件； 連連續(xù)續(xù)賦賦值值語語句句（assign）； 過過程程塊塊結(jié)結(jié)構(gòu)構(gòu)（initial和和always） 行行為為描描述述語語句句； endmodule 邏邏輯輯功功能能描描 述述部部分分，其其 順順序序是是任任意意的的 說說明明部部分分 模塊定義的一般語法結(jié)構(gòu)如下：模塊定義的一般語法結(jié)構(gòu)如下： 端口類型說明端口類型說明 電路結(jié)構(gòu)描述電路結(jié)構(gòu)描述 模塊名模塊名 數(shù)據(jù)類數(shù)據(jù)類 型說明型說明 例例 用結(jié)構(gòu)描述方式建立門電路用結(jié)構(gòu)描述方式建立門電路VerlogerVerloger模型模型 input a, b, sel; /定義輸入信號定義輸入信號 output out; /定義輸出信號定義輸出信號 wire selnot, a1, b1 ; /定義內(nèi)部節(jié)點信號數(shù)據(jù)類型定義內(nèi)部節(jié)點信號數(shù)據(jù)類型 /下面對電路的邏輯功能進行描述下面對電路的邏輯功能進行描述 not U1(selnot, sel); and U2(a1, a, selnot); and U3(b1, b, sel); or U4(out, a1, b1); endmodule 2.3.4 邏輯功能的仿真與測試邏輯功能的仿真