數(shù)字電路實(shí)驗(yàn)一基本門電路邏輯功能測(cè)試PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1 數(shù)字電路實(shí)驗(yàn)一基本門電路邏輯功能測(cè)數(shù)字電路實(shí)驗(yàn)一基本門電路邏輯功能測(cè) 試試 實(shí)驗(yàn)一實(shí)驗(yàn)一 基本門電路邏輯功能測(cè)試基本門電路邏輯功能測(cè)試 實(shí)驗(yàn)二實(shí)驗(yàn)二 中規(guī)模組合邏輯電路應(yīng)用（一）中規(guī)模組合邏輯電路應(yīng)用（一） 實(shí)驗(yàn)三實(shí)驗(yàn)三 中規(guī)模組合邏輯電路應(yīng)用（二）中規(guī)模組合邏輯電路應(yīng)用（二） 實(shí)驗(yàn)四實(shí)驗(yàn)四 利用利用EDA軟件進(jìn)行組合邏輯電路的設(shè)計(jì)軟件進(jìn)行組合邏輯電路的設(shè)計(jì) 實(shí)驗(yàn)五實(shí)驗(yàn)五 觸發(fā)器設(shè)計(jì)及應(yīng)用觸發(fā)器設(shè)計(jì)及應(yīng)用 實(shí)驗(yàn)六實(shí)驗(yàn)六 計(jì)數(shù)器的設(shè)計(jì)及應(yīng)用計(jì)數(shù)器的設(shè)計(jì)及應(yīng)用 實(shí)驗(yàn)七實(shí)驗(yàn)七 555定時(shí)器的應(yīng)用定時(shí)器的應(yīng)用 實(shí)驗(yàn)八實(shí)驗(yàn)八 實(shí)驗(yàn)考試實(shí)驗(yàn)考試 實(shí) 驗(yàn) 內(nèi) 容 數(shù)字電子技術(shù)實(shí)驗(yàn) 第1頁/共20頁

2、 一、實(shí)驗(yàn)?zāi)康囊?、?shí)驗(yàn)?zāi)康?二、實(shí)驗(yàn)儀器及器材二、實(shí)驗(yàn)儀器及器材 第2頁/共20頁 圖圖1-1 741-1 74系列芯片的管腳編號(hào)方法圖系列芯片的管腳編號(hào)方法圖 1. 74系列芯片的管腳讀法系列芯片的管腳讀法 三、實(shí)驗(yàn)原理三、實(shí)驗(yàn)原理 第3頁/共20頁 實(shí)驗(yàn)原理實(shí)驗(yàn)原理 第4頁/共20頁 3. 3. 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 組合電路組合電路：輸出僅由輸入決定，與電路當(dāng)前狀：輸出僅由輸入決定，與電路當(dāng)前狀 態(tài)無關(guān)；電路結(jié)構(gòu)中態(tài)無關(guān)；電路結(jié)構(gòu)中無無反饋環(huán)路（無記憶）反饋環(huán)路（無記憶） 組合電路的描述方法主要有邏輯表達(dá)組合電路的描述方法主要有邏輯表達(dá) 式、真值表、卡諾圖和邏輯圖等。式、

3、真值表、卡諾圖和邏輯圖等。 輸入到輸出之間沒有反饋回路。電路輸入到輸出之間沒有反饋回路。電路 不含記憶單元。不含記憶單元。 組合電組合電 路特點(diǎn)路特點(diǎn): 第5頁/共20頁 組合邏輯電路組合邏輯電路 I0 I1 In-1 Y0 Y1 Ym-1 輸輸 入入 輸輸 出出 00011 11011 m 1m 1011 (,) (,) (,) n n n YfIII YfIII YfIII 實(shí)驗(yàn)原理實(shí)驗(yàn)原理 第6頁/共20頁 1.分析分析2.真值表真值表3.化簡化簡4.邏輯圖邏輯圖 設(shè)計(jì)要求：在滿足邏輯功能和技術(shù)要求的基礎(chǔ)上，力求使電設(shè)計(jì)要求：在滿足邏輯功能和技術(shù)要求的基礎(chǔ)上，力求使電 路簡單、經(jīng)濟(jì)、可靠

4、。設(shè)計(jì)中所說的路簡單、經(jīng)濟(jì)、可靠。設(shè)計(jì)中所說的“最簡最簡”是指電路所用是指電路所用 的器件數(shù)最少，器件的種類最少，而器件之間的連線也最少。的器件數(shù)最少，器件的種類最少，而器件之間的連線也最少。 實(shí)驗(yàn)原理實(shí)驗(yàn)原理 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì) 第7頁/共20頁 實(shí)驗(yàn)原理實(shí)驗(yàn)原理 4. 4. 邏輯變量和邏輯代數(shù)的含義邏輯變量和邏輯代數(shù)的含義 第8頁/共20頁 74LS00 實(shí)驗(yàn)原理實(shí)驗(yàn)原理 第9頁/共20頁 四、實(shí)驗(yàn)內(nèi)容及步驟四、實(shí)驗(yàn)內(nèi)容及步驟 1.二輸入與非門二輸入與非門74LS00的的邏輯功能測(cè)試邏輯功能測(cè)試(結(jié)果填入表結(jié)果填入表1.1) 實(shí)驗(yàn)一實(shí)驗(yàn)一 基本門電路邏輯功能測(cè)試基本門電路

5、邏輯功能測(cè)試 第10頁/共20頁 2.二輸入或門二輸入或門74LS32的的邏輯功能測(cè)試邏輯功能測(cè)試(結(jié)果填入表結(jié)果填入表1.1) 第11頁/共20頁 3.二輸入異或門二輸入異或門74LS86的的邏輯功能測(cè)試邏輯功能測(cè)試(結(jié)果填入表結(jié)果填入表1.1) 第12頁/共20頁 表表1.1 1.1 門電路邏輯功能表門電路邏輯功能表 異異 或或 第13頁/共20頁 解：邏輯抽象解：邏輯抽象 輸入變量：輸入變量： 主裁判為主裁判為A A，副裁判為，副裁判為B B、C C。 判明成功為判明成功為1 1，失敗為，失敗為0 0； 輸出變量：輸出變量： 舉重成功與否用變量舉重成功與否用變量Y Y表示，成功表示，成功

6、 為為1 1，失敗為，失敗為0 0； 邏輯真值表邏輯真值表 4.用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3 個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。只有當(dāng)兩個(gè)或兩個(gè)個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。只有當(dāng)兩個(gè)或兩個(gè) 以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明 舉重成功。舉重成功。 第14頁/共20頁 卡諾圖化簡卡諾圖化簡 A BC 0 1 00011110 Y Y ACABACABACABY 1 11 邏輯電路圖邏輯電路圖A B A C Y & & & 實(shí)驗(yàn)內(nèi)容及步驟實(shí)驗(yàn)內(nèi)容及步驟 第15頁/共20

7、頁 5.測(cè)試由門電路組成的半加器的邏輯功能測(cè)試由門電路組成的半加器的邏輯功能 能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的算術(shù)加法及向高位進(jìn)位，而不考慮低位進(jìn)位的邏輯電路能實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的算術(shù)加法及向高位進(jìn)位，而不考慮低位進(jìn)位的邏輯電路 1.由邏輯圖寫出邏輯表由邏輯圖寫出邏輯表 達(dá)式。達(dá)式。 2.列出真值表，并化簡列出真值表，并化簡 。 3.按圖按圖3-1連接電路，連接電路， 驗(yàn)證邏輯關(guān)系。將實(shí)驗(yàn)驗(yàn)證邏輯關(guān)系。將實(shí)驗(yàn) 結(jié)果填如表結(jié)果填如表3-1中。中。 第16頁/共20頁 其中其中: A-加數(shù)；加數(shù)；B-被加數(shù)；被加數(shù)； S-本位和；本位和；C-進(jìn)位。進(jìn)位。 實(shí)驗(yàn)內(nèi)容及步驟實(shí)驗(yàn)內(nèi)容及步驟 第17頁/共20頁 6.6.設(shè)計(jì)用兩只開關(guān)同時(shí)控制一盞燈的邏輯電路設(shè)計(jì)用兩只開關(guān)同時(shí)控制一盞燈的邏輯電路 ABY 000 011 101 111 第18頁/共20頁 五、注意事項(xiàng)五、注意事項(xiàng) 1、