第1章 概述36295

1、EDAEDA技術(shù)與技術(shù)與VHDL VHDL 第第1 1章章 1.1 1.1 電子設(shè)計自動化技術(shù)及其發(fā)展電子設(shè)計自動化技術(shù)及其發(fā)展 現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機的現(xiàn)代電子設(shè)計技術(shù)的核心已日趨轉(zhuǎn)向基于計算機的 電子設(shè)計自動化技術(shù)，即電子設(shè)計自動化技術(shù)，即EDA(Electronic Design Automation)技術(shù)。技術(shù)。 u EDA EDA技術(shù)的發(fā)技術(shù)的發(fā) 展分為三個階段展分為三個階段 20世紀世紀70年代年代 20世紀世紀80年代年代 20世紀世紀90年代年代 1.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展 u在在FPGAFPGA上實現(xiàn)上實現(xiàn)DSPDSP（數(shù)字信號處

2、理）應(yīng)用（數(shù)字信號處理）應(yīng)用 EDA技術(shù)在進入技術(shù)在進入21世紀后，得到了更大的發(fā)展世紀后，得到了更大的發(fā)展 u嵌入式處理器軟核的成熟嵌入式處理器軟核的成熟 u自主知識產(chǎn)權(quán)自主知識產(chǎn)權(quán) u仿真和設(shè)計仿真和設(shè)計 u電子技術(shù)領(lǐng)域全方位融入電子技術(shù)領(lǐng)域全方位融入EDAEDA技術(shù)技術(shù) u電子領(lǐng)域各學(xué)科的界限更加模糊、互為包容電子領(lǐng)域各學(xué)科的界限更加模糊、互為包容 u更大規(guī)模的更大規(guī)模的FPGAFPGA和和CPLDCPLD器件的不斷推出器件的不斷推出 u用于用于ASICASIC設(shè)計的標準單元推出設(shè)計的標準單元推出 u軟硬軟硬IPIP核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用 uSoCS

3、oC高效低成本設(shè)計技術(shù)的成熟高效低成本設(shè)計技術(shù)的成熟 X康芯科技 康芯科技 1.2 1.2 電子設(shè)計自動化應(yīng)用對象電子設(shè)計自動化應(yīng)用對象 圖圖1-1 EDA技術(shù)實現(xiàn)目標技術(shù)實現(xiàn)目標 X康芯科技 康芯科技 KONXIN 1.2 1.2 電子設(shè)計自動化應(yīng)用對象電子設(shè)計自動化應(yīng)用對象 門陣列門陣列ASIC 1. 超大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?2. 半定制或全定制半定制或全定制ASIC 標準單元標準單元ASIC 全定制芯片全定制芯片 3. 混合混合ASIC X康芯科技 康芯科技 1.3 1.3 硬件描述語言硬件描述語言 1.3.1 硬件描述語言硬件描述語言VHDL VHDL的英文全名是

4、的英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language，于，于1983年由美國國防年由美國國防 部部(DOD)發(fā)起創(chuàng)建，由發(fā)起創(chuàng)建，由IEEE(The institute of E1ectrical and E1ectronics Engineers)進一步發(fā)展，并在進一步發(fā)展，并在1987年作為年作為“IEEE標標 準準1076”發(fā)布。發(fā)布。 現(xiàn)在公布的最新現(xiàn)在公布的最新VHDL標準版本是標準版本是IEEE 1076-2002 1.3 1.3 硬件描述語言硬件描述語言 1.3.2 硬件描述語言的

5、綜合硬件描述語言的綜合 （A）軟件語言設(shè)計目標流程 （B）硬件語言設(shè)計目標流程 C、ASM 程序 軟件程序編譯器 COMPILER CPU指令/數(shù)據(jù)代碼： 010010 100010 1100 VHDL/VERILOG 程序 硬件描述語言綜合器 COMPILER 為ASIC設(shè)計提供的電路網(wǎng)表文件 QD JQ K （a） （b） SYNTHESIZER 圖圖1-2 編譯器和綜合功能比較編譯器和綜合功能比較 KONXIN 1.3 1.3 硬件描述語言硬件描述語言 1.3.2 硬件描述語言的綜合硬件描述語言的綜合 圖圖1-3 VHDL綜合器運行流程綜合器運行流程 VHDL 程序 工藝庫 約束 圖表

6、VHDL 綜合器 KONXIN 1.3 1.3 硬件描述語言硬件描述語言 1.3.3 自頂向下設(shè)計方法自頂向下設(shè)計方法 在在EDA技術(shù)應(yīng)用中，自頂向下的設(shè)計方法，技術(shù)應(yīng)用中，自頂向下的設(shè)計方法， 就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過 程。程。 應(yīng)用應(yīng)用VHDL進行自頂向下的設(shè)計，就是使用進行自頂向下的設(shè)計，就是使用 VHDL模型在所有綜合級別上對硬件設(shè)計進行說模型在所有綜合級別上對硬件設(shè)計進行說 明、建模和仿真測試。明、建模和仿真測試。 1.3 1.3 硬件描述語言硬件描述語言 1.3.4 EDA技術(shù)設(shè)計流程技術(shù)設(shè)計流程 圖圖1-4 自頂向下的設(shè)

7、計流程自頂向下的設(shè)計流程 1設(shè)計說明書 2建立VHDL行為模型 3VHDL行為仿真 4VHDL-RTL級建模 5前端功能仿真 6邏輯綜合 7測試向量生成 8功能仿真 9結(jié)構(gòu)綜合 10門級時序仿真 11硬件測試 12設(shè)計完成 KONXIN 1.4 EDA1.4 EDA技術(shù)的優(yōu)勢技術(shù)的優(yōu)勢 1可以大大降低設(shè)計成本，縮短設(shè)計周期?？梢源蟠蠼档驮O(shè)計成本，縮短設(shè)計周期。 2庫都是庫都是EDA公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。公司與半導(dǎo)體生產(chǎn)廠商合作、共同開發(fā)。 3極大地簡化設(shè)計文檔的管理。極大地簡化設(shè)計文檔的管理。 4極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程

8、度。 5設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞設(shè)計者擁有完全的自主權(quán)，再無受制于人之虞 6良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。良好的可移植與可測試性，為系統(tǒng)開發(fā)提供可靠的保證。 7能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。能將所有設(shè)計環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計方案中。 8在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機對硬件系統(tǒng)進行完整在系統(tǒng)板設(shè)計結(jié)束后仍可利用計算機對硬件系統(tǒng)進行完整 的測試。的測試。 1.5 1.5 面向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程 1.5.1 設(shè)計輸入設(shè)計輸入 圖圖1-5 FPGA的的EDA開發(fā)流程開發(fā)流程 KONXIN 1.5 1.5 面

9、向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程 1.5.1 設(shè)計輸入設(shè)計輸入 1. 圖形輸入圖形輸入 原理圖輸入原理圖輸入 狀態(tài)圖輸入狀態(tài)圖輸入 波形圖輸入波形圖輸入 2. 硬件描述語言文本輸入硬件描述語言文本輸入 1.5 1.5 面向面向FPGAFPGA的的EDAEDA開發(fā)流程開發(fā)流程 1.5.2 HDL綜合綜合 1.5.3 布線布局（適配）布線布局（適配） 1.5.4 仿真仿真 時序仿真時序仿真 功能仿真功能仿真 1.5.5 下載和硬件測試下載和硬件測試 1.6 1.6 專用集成電路設(shè)計流程專用集成電路設(shè)計流程 數(shù)數(shù)字字 ASIC 數(shù)數(shù)模模 混混合合 模模擬擬 ASIC ASIC

10、ASIC 圖圖1-6 ASIC分類分類 1.6 1.6 專用集成電路設(shè)計流程專用集成電路設(shè)計流程 1.6.1 專用集成電路專用集成電路ASIC設(shè)計方法設(shè)計方法 ASIC 設(shè)計方法 全定制法 半定制法 門陣列法 標準單元法 可編程邏輯器件法 圖圖1-7 ASIC實現(xiàn)方法實現(xiàn)方法 1.6 1.6 專用集成電路設(shè)計流程專用集成電路設(shè)計流程 1.6.2 一般一般 設(shè)計的流程設(shè)計的流程 圖圖1-8 ASIC設(shè)設(shè) 計流程計流程 KONXIN 1.7 1.7 面向面向FPGAFPGA的的EDAEDA開發(fā)工具開發(fā)工具 1.7.1 設(shè)計輸入編輯器設(shè)計輸入編輯器 1.7.2 HDL綜合器綜合器 FPGA/CPLD

11、設(shè)計的設(shè)計的HDL綜合器有如下三種：綜合器有如下三種： l l Synopsys公司的公司的FPGA Compiler II、DC-FPGA綜合器。綜合器。 l l Synplicity公司的公司的Synplify Pro綜合器。綜合器。 l l Mentor子公司子公司Exemplar Logic的的LeonardoSpectrum綜綜 合器和合器和Precision RTL Synthesis綜合器。綜合器。 1.7 1.7 面向面向FPGAFPGA的的EDAEDA開發(fā)工具開發(fā)工具 1.7.3 仿真器仿真器 1系統(tǒng)級仿真。系統(tǒng)級仿真。 2行為級仿真。行為級仿真。 3RTL級仿真。級仿真。

12、4門級時序仿真。門級時序仿真。 1.7.4 適配器適配器(布局布線器布局布線器) 1.7.5 下載器下載器(編程器編程器) 1.8 QuartusII1.8 QuartusII概述概述 Quartus II是是Altera提供的提供的FPGA/CPLD開發(fā)集成環(huán)境開發(fā)集成環(huán)境 圖圖1-9 Quartus II設(shè)計流程設(shè)計流程 KONXIN 1.9 IP(Intellectual Property)1.9 IP(Intellectual Property)核核 軟軟IP-用用VHDL等硬件描述語言描述的功能塊，但是并不等硬件描述語言描述的功能塊，但是并不 涉及用什么具體電路元件實現(xiàn)這些功能。涉及

13、用什么具體電路元件實現(xiàn)這些功能。 固固IP-完成了綜合的功能塊。完成了綜合的功能塊。 硬硬IP-供設(shè)計的最終階段產(chǎn)品：掩膜。供設(shè)計的最終階段產(chǎn)品：掩膜。 1.10 EDA1.10 EDA技術(shù)的發(fā)展趨勢技術(shù)的發(fā)展趨勢 超大規(guī)模集成電路的集成度和工藝水平不斷提高。超大規(guī)模集成電路的集成度和工藝水平不斷提高。 市場對系統(tǒng)的集成度不斷提出更高的要求。市場對系統(tǒng)的集成度不斷提出更高的要求。 高性能的高性能的EDAEDA工具，其自動化和智能化程度不斷提高，工具，其自動化和智能化程度不斷提高， 為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。 計算機硬件平臺性能大幅度提高，為復(fù)雜的計算機硬件平臺性能大幅度提高，為復(fù)雜的SoCSoC設(shè)計設(shè)計 提供了物理基礎(chǔ)。提供了物理基礎(chǔ)。 習(xí)習(xí) 題題 1-1 EDA技術(shù)與技術(shù)與ASIC設(shè)計和設(shè)計和FPGA開發(fā)有什么關(guān)系？開發(fā)有什么關(guān)系？ 1-2 與軟件描述語言相比，與軟件描述語言相比，VHDL有什么特點？有什么特點？ 1-3 什么是綜合？有那些類型？綜合在電子設(shè)計自動化中的地位是什什么是綜合？有那些類型？綜合在電子設(shè)計自動化中的地位是什 么？么？ 1-4