集成電路設(shè)計(jì)技術(shù)與工具 集成電路版圖設(shè)計(jì)

1、2021-10-92021-10-9前者包括布線和器件結(jié)構(gòu)后者只有布線2021-10-9fig. met5 & mvia5 patternp-subnwellpwelln-pktp-pktp-n-n+stip+peteostisi2sinusgpsgwti/tinwwmet1mvia1met2met3met4mvia2mvia3mvia4imd2imd3imd4imd1sinpsgmet5pad2021-10-9l版圖設(shè)計(jì)l掩膜版制造l光刻等制造工藝l封裝與測(cè)試2021-10-9 涂光刻膠 曝光 顯影與后烘 腐蝕 腐蝕 2021-10-92021-10-92021-10-92021-10-92

2、021-10-92021-10-92021-10-92021-10-92021-10-9l版圖(layout)是集成電路從設(shè)計(jì)走向制造的橋梁，它包含了集成電路尺寸、各層拓?fù)涠x等器件相關(guān)的物理信息數(shù)據(jù)。l設(shè)計(jì)規(guī)則是如何向電路設(shè)計(jì)及版圖設(shè)計(jì)工程師精確說(shuō)明工藝線的加工能力，就是設(shè)計(jì)規(guī)則描述的內(nèi)容。包括幾何設(shè)計(jì)規(guī)則、電學(xué)設(shè)計(jì)規(guī)則、布線規(guī)則。l設(shè)計(jì)規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。l掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關(guān)。2021-10-9l版圖設(shè)計(jì)規(guī)則：是指為了保證電路的功能

3、和一定的成品率而提出的一組最小尺寸，如最小線寬、最小可開(kāi)孔、線條之間的最小間距、最小套刻間距等。l設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)；然而，規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)的。l描述幾何設(shè)計(jì)規(guī)則的方法：微米規(guī)則微米規(guī)則和規(guī)則規(guī)則。2021-10-9l把設(shè)計(jì)過(guò)程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。層次表示 含義 標(biāo)示圖 nwell n阱層 active n+或p+有源區(qū)層 poly 多晶硅層 contact 接觸孔層 metal 金屬層 pa

4、d 焊盤鈍化層 2021-10-92021-10-9編號(hào)描 述尺寸(m )目的與作用1.1n阱最小寬度10.0保證光刻精度和器件尺寸1.2n阱最小間距10.0防止不同電位阱間干擾1.3n阱內(nèi)n阱覆蓋p+2.0保證n阱四周的場(chǎng)注n區(qū)環(huán)的尺寸1.4n阱到n阱外n+距離8.0減少閂鎖效應(yīng)2021-10-9編 號(hào)描 述尺寸目的與作用2.1p+、n+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2p+、n+有源區(qū)間距3.5減少寄生效應(yīng)2021-10-9編號(hào)描 述尺 寸 目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)

5、尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長(zhǎng)及源、漏區(qū)的截?cái)?.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個(gè)柵寬范圍內(nèi)均勻流動(dòng)2021-10-9編 號(hào)描 述尺 寸目的與作用4.1接觸孔大小2.0 x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止pn結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條2021-10-9編 號(hào)描 述尺 寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導(dǎo)5.2金屬間距2.0防止鋁條短路2021-

6、10-9編 號(hào)描 述尺 寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號(hào)之間串?dāng)_6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要2021-10-9l阱的間距和間距的規(guī)則lmos管的規(guī)則l接觸 金屬與有源區(qū) 金屬與多晶硅 vdd和vss（襯底接觸）2021-10-9l電學(xué)設(shè)計(jì)規(guī)則給出的是由具體的工藝參數(shù)抽象出的電學(xué)參數(shù)，是電路與系統(tǒng)設(shè)計(jì)模擬的依據(jù)。l不同的工藝線和工藝流程，電學(xué)參數(shù)有所不同。l描述內(nèi)容：晶體管模型參數(shù)、各層薄層電阻、層與層間的電容等。l幾何設(shè)計(jì)規(guī)則是圖形編輯的依據(jù)，電學(xué)設(shè)計(jì)規(guī)則是分析計(jì)算的依據(jù)。2021-1

7、0-9l布線層選擇，盡可能降低寄生效應(yīng)。l電源線和地線應(yīng)盡可能用金屬線走線；多采用梳狀結(jié)構(gòu)，避免交叉。l禁止在一條金屬走線的長(zhǎng)信號(hào)線下平行走過(guò)另一條用多晶硅或擴(kuò)散區(qū)走線的長(zhǎng)信號(hào)線。l壓焊點(diǎn)離芯片內(nèi)部圖形的距離不應(yīng)少于20m。2021-10-9l晶體管是集成電路版圖中最基本和最重要的器件l雙極型晶體管版圖設(shè)計(jì)的基本原則以及設(shè)計(jì)要點(diǎn)lmos晶體管版圖設(shè)計(jì)的基本原則以及設(shè)計(jì)要點(diǎn)l設(shè)計(jì)技巧需在實(shí)踐中不斷總結(jié)2021-10-9雙極型集成電路版圖設(shè)計(jì)的注意點(diǎn)：雙極型集成電路版圖設(shè)計(jì)的注意點(diǎn)： （1） 吃透電路的設(shè)計(jì)思想，弄清電路的工作原理； （2）了解現(xiàn)有的工藝水平和工藝方法 ； （3）認(rèn)真考慮成品率問(wèn)題

8、。 當(dāng)然，有的工程技術(shù)人員，既是電路設(shè)計(jì)者，又是版圖設(shè)計(jì)者，這樣將會(huì)更好地把電路設(shè)計(jì)和版圖設(shè)計(jì)融為一體，更有利于實(shí)現(xiàn)電路設(shè)計(jì)的意圖。 2021-10-9l b e cl典型數(shù)字集成電路中npn晶體管剖面圖p+p+n+n-pn+n+p-sio2buried layer metalpn-isolationpn-isolation2021-10-9雙極型集成電路版圖設(shè)計(jì)一般原則：雙極型集成電路版圖設(shè)計(jì)一般原則：l隔離區(qū)劃分原則隔離區(qū)劃分原則 l幾何對(duì)稱設(shè)計(jì)幾何對(duì)稱設(shè)計(jì) l熱對(duì)稱設(shè)計(jì)熱對(duì)稱設(shè)計(jì) l圖形尺寸選擇原則圖形尺寸選擇原則 2021-10-9l在設(shè)計(jì)集成電路元件的圖形和尺寸時(shí)，要綜合考慮工藝水平

9、的限制和對(duì)電路性能指標(biāo)的要求。l集成電路中對(duì)晶體管的要求主要是： (1) 有一定的ft； (2) 滿足要求的開(kāi)關(guān)時(shí)間； (3) 能承受一定的電流； (4) 具有較低的噪聲系數(shù)； (5) 具有一定的耐壓。 在設(shè)計(jì)電路中的某一管子時(shí)，對(duì)上述各項(xiàng)要求不能同等地考慮，應(yīng)首先弄清此管子在電路中的作用，抓住主要矛盾，設(shè)計(jì)出符合要求的管子。 2021-10-9一般雙極型晶體管的一般雙極型晶體管的設(shè)計(jì)步驟根據(jù)bvcbo，同時(shí)參照rcs、cjc的要求選擇外延層電 阻率epi；根據(jù)管子最大工作電流icm、 ft、rb、rcs確定晶體管圖形；由icm確定有效發(fā)射區(qū)長(zhǎng)度leff；有以上條件和現(xiàn)有工藝水平確定晶體管尺寸

10、；選取隔離島尺寸。2021-10-9常用的幾種晶體管圖形如下： 單基極條圖形（適合于高頻小功率管） 雙基極條圖形（適合于輸出管） 基極和集電極引線孔都是馬蹄形結(jié)構(gòu) 發(fā)射極和集電極引線孔是馬蹄形結(jié)構(gòu) 梳形結(jié)構(gòu) 2021-10-9多發(fā)射極晶體管的設(shè)計(jì)多發(fā)射極晶體管的設(shè)計(jì) ：（1）多發(fā)射極晶體管的優(yōu)缺點(diǎn)（2）對(duì)多發(fā)射極晶體管的要求（3）多發(fā)射極晶體管剖面圖及等效原理圖 2021-10-9集成電路中的集成電路中的pnp管管 在模擬集成電路中常見(jiàn)的pnp晶體管是橫向pnp晶體管，這種結(jié)構(gòu)晶體管的發(fā)射區(qū)和集電區(qū)是在n型硅基片上用擴(kuò)散或離子注入的辦法在形成pnp管基區(qū)同時(shí)形成的，而n型基片作為橫向pnp管的

11、基區(qū)。 （1）橫向pnp制作 （2）橫向pnp管的特點(diǎn) （3）襯底pnp管 2021-10-9一、 mos管的典型物理表示法 mos管的典型物理表示法包括了兩個(gè)矩形，它們代表了為制造這個(gè)mos管所需的光刻圖形。 當(dāng)多晶硅穿過(guò)有源區(qū)時(shí)，就形成了一個(gè)管子。在圖中當(dāng)多晶硅穿過(guò)n擴(kuò)散區(qū)時(shí)，形成nmos，當(dāng)多晶硅穿過(guò)p擴(kuò)散區(qū)時(shí)，形成pmos。 2021-10-9二、大尺寸mos管的版圖設(shè)計(jì) 大尺寸mos管用于提供大電流或大功率的輸出。它們的版圖一般采用并聯(lián)晶體管結(jié)構(gòu)的基本技術(shù)，以及減小多晶硅柵電阻的方法。 2021-10-9三、器件的失配問(wèn)題 總體布局問(wèn)題和器件的個(gè)體或匹配體的問(wèn)題（1）在版圖布局中必須

12、考慮器件分布方式對(duì)電路性能的影響； （2）器件個(gè)體或匹配體的版圖設(shè)計(jì)問(wèn)題是要解決具體器件的形狀、方向、連接以及匹配器件在相對(duì)位置、方向等方面的問(wèn)題。因?yàn)樵诠に囘^(guò)程將引入器件的失配和誤差，所以在個(gè)體器件和匹配體器件的版圖設(shè)計(jì)中必須充分地考慮失配和誤差問(wèn)題，通過(guò)版圖設(shè)計(jì)避免或減小失配或（和）誤差。 2021-10-9l層次圖例l邏輯圖l電路圖l版圖2021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-92021-10-9ic版圖設(shè)計(jì)三個(gè)階段： 基本元器件版圖

13、設(shè)計(jì)、布局和布線、驗(yàn)證。版圖設(shè)計(jì)前的準(zhǔn)備工作：1、電路原理圖；2、熟悉設(shè)計(jì)工具；3、建立工藝文件；4、設(shè)計(jì)驗(yàn)證命令文件；5、建立版圖數(shù)據(jù)庫(kù)；6、建立單元庫(kù)。2021-10-9l版圖的構(gòu)成 版圖由多種基本的幾何圖形所構(gòu)成。常見(jiàn)的幾何圖形有：矩形（rectangle）、多邊形（polygon）、等寬線(path和wire)、圓（circle）、?。╝rc）等。 l 版圖布局布線 布局就是將組成集成電路的各部分合理地布置在芯片上。布局是有層次的：器件級(jí)、基本單元級(jí)以及功能塊級(jí)布線就是按電路圖給出的連接關(guān)系，在版圖上布置元器件之間、各部分之間的連接。l單元和單元庫(kù)的建立4.5.1 版圖設(shè)計(jì)基本概念版圖

14、設(shè)計(jì)基本概念2021-10-9 在版圖設(shè)計(jì)階段，無(wú)論是全定制還是半定制版圖設(shè)計(jì)一定都會(huì)用到單元或單元庫(kù)。 所謂全定制設(shè)計(jì)方法就是利用人機(jī)交互圖形系統(tǒng)，所謂全定制設(shè)計(jì)方法就是利用人機(jī)交互圖形系統(tǒng)，由版圖設(shè)計(jì)人員從每個(gè)半導(dǎo)體器件的圖形、尺寸開(kāi)始由版圖設(shè)計(jì)人員從每個(gè)半導(dǎo)體器件的圖形、尺寸開(kāi)始設(shè)計(jì)，直至整個(gè)版圖的布局布線設(shè)計(jì)，直至整個(gè)版圖的布局布線。 而在標(biāo)準(zhǔn)單元設(shè)計(jì)方法中，基本的電路單元(如非門、與非門、或非門、全加器、d觸發(fā)器)的版圖是預(yù)先設(shè)計(jì)好的，放在cad工具的版圖庫(kù)中。這部分版圖不必由設(shè)計(jì)者自行設(shè)計(jì)，所以叫半定制。所以在半定制設(shè)計(jì)中常用到標(biāo)準(zhǔn)單元法，標(biāo)準(zhǔn)單元是一種圖形高標(biāo)準(zhǔn)單元是一種圖形高度

15、相等，但寬度可按設(shè)計(jì)需要自由給定的結(jié)構(gòu)。度相等，但寬度可按設(shè)計(jì)需要自由給定的結(jié)構(gòu)。在規(guī)定高度、可變寬度范圍內(nèi)，設(shè)計(jì)者可設(shè)計(jì)多種尺寸、多種功能的元器件。2021-10-9單元庫(kù)里四種符號(hào)：l邏輯符號(hào)（symbol view）l線路圖（schematic view）l版圖（layout view）l抽象圖（abstract view）2021-10-9工藝文件（technology file）：l各層的顏色、線型、顯示等l單層和雙層性質(zhì)l視圖（ view）及其性質(zhì)l物理設(shè)計(jì)規(guī)則2021-10-9考慮電性能和熱性能考慮電性能和熱性能一、提高金屬化層布線的可靠性一、提高金屬化層布線的可靠性 （1）大量

16、的失效分析表明，因金屬化層（目前一般是a1層）通過(guò)針孔和襯底短路，且a1膜布線開(kāi)路造成的失效不可忽視，所以必須在設(shè)計(jì)布線時(shí)采取預(yù)防措施。例如盡量減少a1條覆蓋面積，采用最短a1條，并盡量將a1條布在厚氧化層（厚氧化層寄生電容也?。┥弦詼p少針孔短路的可能。2021-10-9（2） 防止a1條開(kāi)路的主要方法是盡少通過(guò)氧化層臺(tái)階。如果必須跨過(guò)臺(tái)階，則采取減少臺(tái)階高度和坡度的辦法。例如對(duì)于厚氧化層上的引線孔做尺寸大小不同的兩次光刻（先刻大孔，再刻小孔），以減小臺(tái)階坡度，如圖所示。2021-10-9（3） 為防止a1條電流密度過(guò)大造成的電遷移失效，要求設(shè)計(jì)時(shí)通過(guò)a1條的電流密度j2105a/cm2（即2

17、ma/m2），a1條要有一定的寬度和厚度。（4） 對(duì)多層金屬布線，版圖設(shè)計(jì)中布線層數(shù)及層與層之間通道應(yīng)盡可能少。2021-10-9二、二、 版圖設(shè)計(jì)應(yīng)考慮熱分布問(wèn)題版圖設(shè)計(jì)應(yīng)考慮熱分布問(wèn)題 盡量降低芯片溫度以降低失效率盡量降低芯片溫度以降低失效率 在整個(gè)芯片上發(fā)熱元件的布局分布要均勻，不使熱量過(guò)分集中在一角。在元件的布局上，還應(yīng)將容易受溫度影響的元件遠(yuǎn)離發(fā)熱元件布置。在必須匹配的電路中，可把對(duì)應(yīng)的元件并排配置或軸對(duì)稱配置，以避免光刻錯(cuò)位和擴(kuò)散不勻。要注意電源線和地線的位置，這些布線不能太長(zhǎng)。 2021-10-9三、三、加強(qiáng)工藝監(jiān)控加強(qiáng)工藝監(jiān)控 專門設(shè)計(jì)一組微電子測(cè)試圖形監(jiān)控工藝參數(shù)。 四、四、

18、其他措施其他措施 1、元件尺寸的選擇要適當(dāng) 2、保證電路參數(shù)的要求 3、cmos電路抗閂鎖措施2021-10-9版圖錯(cuò)誤有三類：版圖錯(cuò)誤有三類：1 1）違反幾何設(shè)計(jì)規(guī)則的錯(cuò)誤；）違反幾何設(shè)計(jì)規(guī)則的錯(cuò)誤；2 2）電路連接錯(cuò)誤；）電路連接錯(cuò)誤；3 3）電學(xué)性能上的錯(cuò)誤。）電學(xué)性能上的錯(cuò)誤。2021-10-9命令文件格式：命令文件格式：draculadracula、divadiva、zeniverizeniveri等等驗(yàn)證工作：驗(yàn)證工作：drc design rule checkererc electrical rule checkerne net list extractorlvs layout

19、versus schematiclpe layout parasitical extractor2021-10-9cdl/spice網(wǎng)表網(wǎng)表slognet邏輯網(wǎng)表邏輯網(wǎng)表lvs版圖數(shù)據(jù)版圖數(shù)據(jù)命令文件命令文件ldc版圖網(wǎng)表版圖網(wǎng)表ngrlvs報(bào)錯(cuò)文件ldx ledrc，erc報(bào)錯(cuò)文件報(bào)錯(cuò)文件圖形結(jié)果圖形結(jié)果版圖驗(yàn)證流程版圖驗(yàn)證流程 2021-10-9command filefour blocks : description block input layer block technology block operation block2021-10-9description block*des

20、criptionprimary = top123 system = gds2scale = .001micresolution = .25micindisk = in.gdsoutdisk = out.gds*end2021-10-9input layer block*input-layer nplus = 1 pplus= 2 metal= 3 poly= 4 contact= 6 text= 10 atachmetal substrate= bulk 63 connect-layer= nsd psd poly metal*end2021-10-9technology block* tec

21、hnologymaskorder bulk poly met1 met2 dielectric d1 bulk 3.7 0.275dielectric d2 poly 4.0 0.5dielectric d3 met1 4.2 1.42dielectric d4 met2 4.2 1.42 conductor poly 0.2 10.0conductor met1 0.58 0.15conductor met2 0.58 0.15contact via1 0.09 4.0contact cont 0.09 4.0contact npcont 0.09 4.0*end2021-10-9 oper

22、ation commandsor command or layer1 layer2 layer3 output cnamelnumand command and layer1 layer2 layer3 output cnamelnumnot command not layer1 layer2 layer3 output cnamelnumxor command xor layer1 layer2 layer3 output cnamelnumdrc、erc、lvs、ne commands2021-10-9驗(yàn)證基本操作命令驗(yàn)證基本操作命令：1）邏輯操作命令）邏輯操作命令2）尺寸調(diào)整命令）尺寸調(diào)

23、整命令3）電學(xué)節(jié)點(diǎn)提取命令）電學(xué)節(jié)點(diǎn)提取命令4）設(shè)計(jì)規(guī)則檢查命令）設(shè)計(jì)規(guī)則檢查命令5）電路器件提取命令）電路器件提取命令6）電學(xué)規(guī)則檢查命令）電學(xué)規(guī)則檢查命令7）版圖與電路圖一致性檢查命令）版圖與電路圖一致性檢查命令8）寄生參數(shù)提取命令）寄生參數(shù)提取命令 2021-10-9l幾何設(shè)計(jì)規(guī)則的驗(yàn)證（幾何設(shè)計(jì)規(guī)則的驗(yàn)證（drc） drc驗(yàn)證命令格式：出錯(cuò)條件出錯(cuò)輸出 出錯(cuò)條件：ext lay1 lt n enc lay1 lay2 lt n int lay1 lay2 lt n width lay1 lt n 出錯(cuò)輸出語(yǔ)句，可以在其中列出出錯(cuò)單元的名稱(cell name)及層次(layname)，

24、并寫成：output cellname layname。2021-10-9例: （1）extt polycon diff lt 0.7 output e105 44 這一句意味著當(dāng)多晶硅與擴(kuò)散區(qū)包含時(shí)，在沿寬度方向的邊緣內(nèi)外間距小于0.7m時(shí)出錯(cuò)，其中t更強(qiáng)調(diào)了在間距等于0時(shí)也出錯(cuò)?！俺鲥e(cuò)輸出”在指定44層上給出單元e105一個(gè)錯(cuò)誤標(biāo)志。 （2）width con lt 0.6 output e53a 44 這一句意味著接觸孔寬度0.6m小于出錯(cuò)，“出錯(cuò)輸出”在指定44層上給出單元e53a一個(gè)錯(cuò)誤標(biāo)志。 2021-10-9l版圖的電學(xué)驗(yàn)證（版圖的電學(xué)驗(yàn)證（erc） 電學(xué)錯(cuò)誤，如電源、地、某些輸入或輸出端的連接錯(cuò)誤。這就需要用er