數(shù)電試題庫試卷1.doc

1、1將二進制數(shù)化為等值的十進制和十六進制：(1100101)2=(101)10 =(65)162寫出下列二進制數(shù)的原碼和補碼：(-1011)2=( 11011)原 =(10101)補3輸出低電平有效的3 線 8 線譯碼器的輸入為110 時,其 8 個輸出端Y7 Y0 的電平依次為10111111。4寫出 J、K 觸發(fā)器的特性方程：Q *JQ KQ；5. TTL 集電極開路門必須外接 _上拉電阻 _才能正常工作。1余 3 碼 10001000 對應(yīng)的 8421 碼為（ A）。A01010101B.10000101C.10111011D.111010112. 使邏輯函數(shù) F(AB)( BC)( AC

2、) 為 0的邏輯變量組合為 ( D)A. ABC=000B. ABC=010C. ABC=011D. ABC=1103標準或 - 與式是由（ C）構(gòu)成的邏輯表達式。A與項相或B.最小項相或C.最大項相與D.或項相與4. 由或非門構(gòu)成的基本R、觸發(fā)器，則其輸入端R、S 應(yīng)滿足的約束條件為（B）。 . R+S=. RS= . R+S= .RS=5一個 8 選一數(shù)據(jù)選擇器的地址輸入端有（C）個。A.1B.2C.3D.86RAM的地址線為 16 條，字長為 32，則此 RAM的容量為（D）。A 1632 位B. 16K32 位C. 32K32 位D.64K 32 位7要使 JK 觸發(fā)器在時鐘作用下的次

3、態(tài)與現(xiàn)態(tài)相反，JK 端取值應(yīng)為（ D ）。AJK=00B. JK=01C. JK=10D. JK=118.用個觸發(fā)器可以記憶（D）種不同狀態(tài)A8B16C 128D2569. 多諧振蕩器可以產(chǎn)生下列哪種波形 ( B )A. 正弦波 B. 矩形脈沖 C. 三角波 D. 鋸齒波10輸出在每個時鐘周期翻轉(zhuǎn)一次的觸發(fā)器是（A）。A. T 觸發(fā)器B. T觸發(fā)器C. D觸發(fā)器D. JK觸發(fā)器11. 對于 CMOS的與非門，若其一個輸入端不用時，最好應(yīng)該如何處理？（C）A. 接地B.懸空C.通過電阻接電源D.以上都可12. 當(dāng) TTL 與非門的輸入端懸空時相當(dāng)于輸入為 ( B )A. 邏輯 0B.邏輯 1C.

4、不確定D.0.5V13. 在下列電路中 , 只有 ( C ) 屬于組合邏輯電路 .A. 觸發(fā)器 B. 計數(shù)器 C. 數(shù)據(jù)選擇器 D. 寄存器 .14.數(shù)碼管的每個顯示線段是由(B)構(gòu)成的 .A. 燈絲B.發(fā)光二極管C.發(fā)光三極管D.熔絲 .15邏輯函數(shù) F=A B 和 G=A B 滿足關(guān)系（A）。A. F=G B. F=G+1C. F=G D. F=G16下列四種類型的邏輯門中，可以用（D）實現(xiàn)三種基本運算。A. 與門B.或門C. 非門D.與非門17 邏輯函數(shù)F(A,B,C)=m(1,2,3,6);G(A,B,C)=m(0,2,3,4,5,7)則 F和 G相“與”的結(jié)果是（A）。Am2+m3B

5、 1C A+BDA+B18. 某移位寄存器的時鐘脈沖頻率為 100KHZ ，欲將存放在該寄存器中的數(shù)左移4 位，完成該操作需要（B）時間。A.10sB.40sC.100sD.400ms19 將 D 觸發(fā)器改造成 T 觸發(fā)器，圖 1 所示電路中的虛線框內(nèi)應(yīng)是 （ D）。A.20 8或非門B.與非門位 DAC 轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)C.異或門k=0.05,數(shù)字D.同或門01000001 轉(zhuǎn)換后的電壓值為（B）V。.0.05B.3.25C.6.45D. 0.41.( 93.75)10=( 5D.C)162. 寫出函數(shù) F=A+(BC+(CD) )的反函數(shù) F=AC+(AD) 。4. 對共陽接法的發(fā)光二極

6、管數(shù)碼顯示器， 應(yīng)采用 _低 _電平驅(qū)動的七段顯示譯碼器。5輸出低電平有效的二十進制譯碼器的輸入為0110 時,其輸出端 Y Y90的電平為1110111111。7. 一個時序電路，在時鐘作用下 ,狀態(tài)變化是000-010-011-001-101-110-010-011-001-101-110-010-011 .，作為計數(shù)器，為_5_進制計數(shù)器 ,還有 _2_個偏離狀態(tài)。8. A/D 轉(zhuǎn)換過程是通過取樣、保持、 _量化 _、編碼四個步驟完成的。9. 在 256 4 位 RAM 中，每個地址有 _4_個存儲單元。1只有當(dāng)決定一件事的幾個條件全部不具備時，這件事才不會發(fā)生，這種邏輯關(guān)系為 ( C)

7、。A. 與B.與非C.或D.或非2與函數(shù)ABACBC 相等的表達式為（C）。AABACBABBCCABCDACBC3扇出系數(shù)是指邏輯門電路(C)。A. 輸入電壓與輸入電壓之間的關(guān)系數(shù)B. 輸出電壓與輸入電流之間的關(guān)系數(shù)C. 輸出端帶同類門的個數(shù)D. 輸入端數(shù)4TTL與非門多余端的處理,不能將它們(D)。A.與有用輸入端連在一起B(yǎng).懸空C.接正電源D.接地5一個8 選一數(shù)據(jù)選擇器的地址輸入端有（C）個。A.1B.2C.3D.86為實現(xiàn)將JK觸發(fā)器轉(zhuǎn)換為D 觸發(fā)器，應(yīng)使（A）。A. J=D， K=DB. K=D ， J=DC. J=K=DD. J=K=D 7同步時序電路和異步時序電路的差異在于后者

8、(B)A.沒有觸發(fā)器B.沒有統(tǒng)一的時鐘脈沖控制C.沒有穩(wěn)定狀態(tài)D.輸出只與內(nèi)部狀態(tài)有關(guān)8四級移位寄存器,現(xiàn)態(tài)為0111，經(jīng)右移一位后其次態(tài)為（A）。A.0011 或者1011B.1111 或者1110C.1011 或者1110D.0011 或者11119為把50HZ正弦波變換成周期性矩形波,應(yīng)選用 (A)。A. 施密特觸發(fā)器B.單穩(wěn)態(tài)觸發(fā)器C. 多諧振蕩器D.譯碼器10要構(gòu)成容量為1K8的RAM ，需要（A）片容量為2564 的RAM 。A.8B.4C.64D.321如果采用二進制代碼為 200 份文件順序編碼，最少需用8位。2和二進制數(shù)（ 1010.01） 2 等值的十進制數(shù)為10.25。3

9、二進制數(shù)（ +0000110）2的原碼為00000110、反碼為00000110補碼為 00000110。4邏輯函數(shù)式 A 0 的值為A。5邏輯函數(shù)式 Y = ABC+ AC的最小項之和的形式為+ B CABC+A BC+AB C+AB C+ABC 。6.組合邏輯電路的特點是任何時刻的輸出只由當(dāng)時的輸入決定，與電路的其它狀態(tài)無關(guān)。7若存儲器的容量為512K8 位，則地址代碼應(yīng)取19位。8D/A轉(zhuǎn)換器的主要技術(shù)指標是轉(zhuǎn)換精度和轉(zhuǎn)換速度。1邏輯代數(shù)中的三種基本運算指（C）。(a) 加、減運算 (b) 乘、除運算 (c) 與、或、非運算 (d) 優(yōu)先級運算2若兩個邏輯式相等，則它們的對偶式（D）。(

10、a)不一定相等(b)可能為 0(c)可能為 1(d)一定相等3. 正邏輯的高電平表示為（ B ）。(a) 0(b)1(c)原變量(d)反變量4三態(tài)門電路的輸出可以為高電平、低電平及（C(a)0(b)1(c)高阻態(tài)(d)5隨著計數(shù)脈沖的不斷輸入而作遞增計數(shù)的計數(shù)器稱為（）。導(dǎo)通狀態(tài)A）。(a)加法計數(shù)器(b)減法計數(shù)器(c)可逆計數(shù)器(d)加 / 減計數(shù)器一、填空題（每空1 分，共 20 分）：1尋址容量為2K 8 的 RAM需要11根地址線。2 （ -42 ） 10 的反碼為 11010101；（ +42） 10 的補碼為00101010。（用 8 位二進制表示）3圖（1）為 8 線-3 線優(yōu)

11、先編碼器，優(yōu)先權(quán)最高的是I 7，當(dāng)同時輸入I 3 、 I 1 時，輸出 Y2Y1Y0 = 100。4一個 8 位 D/A 轉(zhuǎn)換器的最小輸出電壓增量為0.02V，當(dāng)輸入代碼為 10000111時，輸出電壓為 2.7V。5Y= AB AC ：在B=C=1條件下，可能存在0型冒險。6 （84） 10） 2（54） 16= （ 1010100=（ 10000100）8421BCD 碼7A1 = A ；A0 = A。8對 n 個變量來說，最小項共有 2N個；所有的最小項之和恒為1。9用 TTL 門電路驅(qū)動 CMOS 門電路必須考慮電壓是否匹配問題。10已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示：圖

12、（ 1）圖（ 2）則該施密特觸發(fā)器的 UT+= 7V、T-、T=U=3VU4V；是同相（同相還是反相）施密特觸發(fā)器。二、判斷題（對的打，錯的打；每小題1 分，共 10 分）：（ 0 ）1、對于或門、或非門電路不用的輸入端都可以通過一個電阻接地。（ 1 ）2、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量 ADC 和 DAC 性能優(yōu)劣的主要標志。（ 0 ）3、把一個 5進制計數(shù)器與一個 10 進制計數(shù)器級聯(lián)可得到 15進制計數(shù)器。（ 1 ）4、優(yōu)先編碼器只對同時輸入的信號中的優(yōu)先級別最高的一個信號編碼。（ 0 ）5、若逐次逼近型 ADC 的輸出為 8 位，設(shè)時鐘脈沖頻率為 1MHz ，則完成一次轉(zhuǎn)換操作需要 8us。

13、（ 1 ）6、施密特觸發(fā)器的回差越大，電路的抗干擾能力超強，但電路的觸發(fā)靈敏度將越低。（ 0 ）7、數(shù)值比較器、寄存器都是組合邏輯電路。（ 0 ）8、若 TTL 門電路和 CMOS 門電路的電源電壓都為 5V，則它們的輸出電壓幅度也相等。（ 1 ）9、雙積分 ADC 具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。（ 0）10、單穩(wěn)態(tài)觸發(fā)器的分辨時間Td，由外加觸發(fā)脈沖決定。1若將一個JK 觸發(fā)器變成一位二進制計數(shù)器，則（4）。（ 1）J=K=0（2）J=0、K=1（3）J=1、 K=0（4）J=K=12有一組合邏輯電路，包含 7個輸入變量，7個輸出函數(shù)，用一個 PROM實現(xiàn)時應(yīng)采用的規(guī)格是（

14、3） 。(1)64 8(2)2 56 4(3 ) 2568(4 ) 1024 83在異步六進制加法計數(shù)器中，若輸入CP 脈沖的頻率為 36kHz，則進位輸出 CO 的頻率為（3）。（ 1）18kHz（ 2） 9kHz（3）6kHz（4）4kHz4要 構(gòu) 成 容 量 為 1K8 的 RAM，需要（ 2）片容量為 2564 的 RAM。（1）4（2）8（3）16（4）325若某模擬輸入信號含有200Hz、600Hz、1KHz 、3KHz 等頻率的信號，則該 ADC 電路的采樣頻率應(yīng)大于等于（4）。（ 1）400Hz（2）1.2KHz（3）2KHz（4）6KHz6N個觸發(fā)器可以構(gòu)成能寄存（ 2）位二

15、進制數(shù)碼的寄存器 。(4)2N(1) N-1(2) N(3) N+17時鐘為 1MHz 的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us 后到達串行輸出端，則該寄存器的位數(shù)為（2）。（ 1）3（2）4（3）5（4）68若接通電源后能自動產(chǎn)生周期性的矩形脈沖信號，則可選擇（ 3）。（ 1）施密特觸發(fā)器2）單穩(wěn)態(tài)觸發(fā)器（3）多諧振蕩器（4）T觸發(fā)器9一個四位二進制加法計數(shù)器的起始值為0110，經(jīng)過 30 個時鐘脈沖作用之后的值為（1）。（ 1）0100（ 2） 0101（3）0110（4）011110正邏輯的“ 0”表示（ 4 ）。（1） 0 V（2）+5 V（3）高電平（4）低電平二、填空題（每空1 分，共

16、20 分）：1石英晶體多諧振蕩器的振蕩頻率為：石英晶體的固有諧振頻率2（46） =（101110） = （2E） =10216（ 1000110） 8421BCD 碼3圖（1）為 8 線-3線優(yōu)先編碼器，優(yōu)先權(quán)最高的是 I7，當(dāng)同時輸入I5、I3時，輸出 Y2 Y1Y0 =010。4 用 CMOS 門電路驅(qū)動 TTL門電路必須考慮電流是否匹配問題。5一個雙輸入端的 TTL 與非門和一個雙輸入端的 CMOS與非門，它們的輸入端均是一端接高電平，另一端通過一個10k的電阻接地，則 TTL 與非門輸出為低電平， CMOS與非門輸出為高電平。6 （ +35） 10 的反碼為00100011；（ -35

17、 ） 10的補碼為11011101。（用 8 位二進制表示）7Y= ( AB)( AC ) ：在 B=C=0條件下，可能存在1型冒險。10已知施密特觸發(fā)器的電壓傳輸特性曲線如圖（2）所示：圖（ 1）圖（ 2）則該施密特觸發(fā)器的UT+=6V、UT-=2V、UT=4V；是反相（同相還是反相）施密特觸發(fā)器。三、判斷題（對的打，錯的打；每小題1 分，共 10 分）：（ 1 ） 1、普通的邏輯門電路的輸出端不可以并聯(lián)在一起，否則可能會損壞器件。（ 0 ）2、單穩(wěn)態(tài)觸發(fā)器的輸出脈寬是指暫穩(wěn)態(tài)的持續(xù)時間，它由外加觸發(fā)脈沖決定。（ 0 ）3、門電路的噪聲容限越小，抗干擾能力越強。（ 0 ）4、共陰接法發(fā)光二極

18、管數(shù)碼顯示器需選用有效輸出為低電平的七段顯示譯碼器來驅(qū)動。（ 1 ）5、雙積分 ADC 具有抗干擾能力強、穩(wěn)定性好，但轉(zhuǎn)換速度慢的特點。（ 0 ）6、尋 址 容 量 為 8K 4 的 RAM需要 10 根地址線。（ 1 ）7、格雷碼具有任何相鄰碼只有一位碼元不同的特性。（ 1 ）8、轉(zhuǎn)換精度和轉(zhuǎn)換速度是衡量 ADC 和 DAC 性能優(yōu)劣的主要標志。（ 1 ）9、若逐次逼近型 ADC 的輸出為 8 位，設(shè)時鐘脈沖頻率為 1MHz ，則完成一次轉(zhuǎn)換操作需要10us。（ 0）10、存放 CMOS 電路的容器可以是任意材料制成的。1組合邏輯電路輸入端信號同時向相反方向變化時，其輸出端（ 1）一定輸出尖

19、峰脈沖（2） 有可能輸出尖峰脈沖（ 3）尖峰脈沖不可以控制（4） 都不是2三極管作為開關(guān)使用時主要工作在（4）。2）。（ 1）飽和區(qū)、放大區(qū)（2） 擊穿區(qū)、截止區(qū)（ 3）放大區(qū)、擊穿區(qū)（4） 飽和區(qū)、截止區(qū)3某 ADC 電路的全量程為 10V ，為了獲得分辨率為10mV，則該電路的輸入數(shù)字量至少為（ 4）位。（1）7（2）8（3）9（4）104利用 PAL 產(chǎn)生一組有 4個輸入變量， 3 個輸出的組合邏輯函數(shù)，每個函數(shù)所包含與項的最大數(shù)是6個，則所選 PAL 的輸入端數(shù)， 與項數(shù)，以及輸出端數(shù)是（ 3）。（1）8，18，3（2）4，18，3（3）4，6，3（4）8，6，35. 組合邏輯電路與時

20、序邏輯電路的主要區(qū)別是1。（ 1） 任意時刻的輸出信號與前一時刻的電路狀態(tài)是否有關(guān)（2）是否包含門電路（ 3）輸入與輸出信號的個數(shù)（4）包含門電路的數(shù)量6要 構(gòu) 成 容 量為 4K8 的 RAM，需要 3片容量為 1K2 的 RAM。（1）4（2）8（3）16（4）327若輸入 CP 脈沖的頻率為 10kHz，通過某計數(shù)器后輸出信號的頻率為1kHz；則該計數(shù)器的模為（3）。（1）4（2）8（3）10（4）128. 邏輯函數(shù) F(A,B,C) = B + AC 的最小項之和標準表達式為（ 1）。（1）F=(1,2,3,6,7)（2）F=(1,2,4,6,7)（3）F=(1,2,5,6,7)（4）

21、F=(1,2,4,5,7)9時鐘為 1MHz 的移位寄存器，串行輸入數(shù)據(jù)經(jīng)8us 后到達并行輸出端，則該寄存器的位數(shù)為（3）。（1）4（2）6（3）8（4）1010當(dāng) T觸發(fā)器 T=1時,觸發(fā)器具有2功 能 。（1）保持（2）計數(shù)（3）禁止（4）預(yù)置位一、填空題（每空1 分，共 10 分）1、（ 1011.101） =（ 11.625）10=（ BA） 。2162、已知函數(shù)F AB，則 F的與非-與非表達式為（(AB)(AB)），與或非表達式為（ (A B)(A B )）。4、OC 門工作時的條件是（外接電源和上拉電阻）。5、對于 JK 觸發(fā)器，若 JK ，則可構(gòu)成（ T）觸發(fā)器；若 J K

22、，則可構(gòu)成（ D）觸發(fā)器。二、選擇題（每題2 分，共 30 分）（1-10 為單項選擇題）1、函數(shù) AB與AB （C）A 、互為反函數(shù)B、互為對偶式C、相等D、以上都不對2、硅二極管導(dǎo)通和截止的條件是（C）A、 V 0.7VV 0.5VB、V 0.5V 0.7VC、V0.7VV0.7VD、V0.5VV0.5V3、標準與或式是由（ D）構(gòu)成的邏輯表達式A 、最大項之和B、最小項之積C、最大項之積D、最小項之和4、為實現(xiàn) F=ABCD ，下列電路接法正確的是（B）ABCD5、下列電路中屬于組合邏輯電路的是（C）A 、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選擇器D、寄存器6、 RS 觸發(fā)器的約束條件是（ A）A

23、、RS=0B、R+S=1C、RS=1D、 R+S=07、用觸發(fā)器設(shè)計一個17 進制的計數(shù)器所需觸發(fā)器的數(shù)目是（D）A、2B、3C、4D、58、多諧振蕩器可產(chǎn)生的波形是（B）A 、正弦波B、矩形脈沖C、三角波D、鋸齒波9、要構(gòu)成容量為4Kx8的 RAM ，需容量為256x4 的RAM （C）A、2 個B、4 個C、32 個D、8 個10、下來不屬于模數(shù)轉(zhuǎn)換步驟的是（C）A 、采樣B、保持C、濾波D、編碼（11-15 為多項選擇題）11、下列說法中不正確的是(BCD)A 、已知邏輯函數(shù)A+B=AB ，則 A=BB、已知邏輯函數(shù) A+B=A+C ，則 B=CC、已知邏輯函數(shù)AB=AC ，則 B=CD

24、、已知邏輯函數(shù)A+B=A ，則 B=112、以下代碼中為無權(quán)碼的是（BC）A 、8421BCD 碼B、余三碼C、格雷碼D、5421 碼13、TTL與非門的輸入端懸空時相當(dāng)于輸入為（AC）A 、邏輯1B、邏輯0C、高電平D、低電平14、D/A轉(zhuǎn)換器主要的技術(shù)指標有（ABD）A 、分辨率B、轉(zhuǎn)換誤差C、轉(zhuǎn)換精度D、轉(zhuǎn)換速度15、存儲器的擴展方式有（AB）A 、位擴展B、字擴展C、字節(jié)擴展D、雙字擴展一、填空題（每空1 分，共 10 分）1、（ 12.7） 10=（ 1100.1011） 2（小數(shù)點后面取4 位有效數(shù)字）=（C.B）162、如圖所示的可編程邏輯陣列電路中，Y1=Y1I1I2I3I2

25、I3I4I1I3I4 I1I2I4）， Y2=（I1 I2Y2（）。3、 TS 門輸出的三種狀態(tài)為高電平，低電平，高阻態(tài)4、 4、對于 JK 觸發(fā)器，若 JK ，則構(gòu)成（ D）觸發(fā)器，若 JK =1，則構(gòu)成（ T）觸發(fā)器。5、若 ROM 具有 10 條地址線和 8 條數(shù)據(jù)線，則存儲容量為（ 8K）位，可以存儲（ 1024）字節(jié)。二、選擇題（每題2 分，共 30 分）（1-10 為單項選擇題）1、對TTL門電路，如果輸入端懸空則其等效為（A）A 、邏輯1B、邏輯0C、接地D、任意選擇2、 n 個變量可以構(gòu)成（C）個最小項A 、nB、2nC、2nD、2n3、 8 位 DAC轉(zhuǎn)換器，設(shè)轉(zhuǎn)換系數(shù)k=0

26、.05,數(shù)字 01000001 轉(zhuǎn)換后的電壓值為（ B）V。A、 0.05B、 3.25C、 6.45D、 0.44、標準與或式是由（D）構(gòu)成的邏輯表達式A 、最大項之和B、最小項之積C、最大項之積D、最小項之和5、邏輯函數(shù)F(A,B,C)= m(1,2,3,6);G(A,B,C)=m(0,2,3,4,5,7)則 F和 G相“與”的結(jié)果是（A）。A、m2+m3B 、 1C、 ABD、A+B6、下列電路中屬于組合邏輯電路的是（C）A 、觸發(fā)器B、計數(shù)器C、數(shù)據(jù)選擇器D、寄存器7、RS 觸發(fā)器的約束條件是（A）A 、 RS=0B、R+S=1C、RS=1D、R+S=08、要構(gòu)成容量為 4Kx8 的

27、RAM ，需容量為 256x4 的 RAM （C ）A、2 個B、4 個C、32 個D、8 個9、四位的移位寄存器,現(xiàn)態(tài)為0111,經(jīng)右移一位后其次態(tài)為（A ）A.0011 或者1011B.1111 或者1110C.1011 或者1110D.0011 或者111110、 5 個觸發(fā)器構(gòu)成的計數(shù)器最大的計數(shù)值為（C）A、5B、10C、32D、25（11-15 為多項選擇題）11、已知FABBDCDEA D ，下列結(jié)果正確的是（AC）A、FABDB、F( AB ) DC、F( AD)( BD )D、F( AD )(BD )12、欲 使 J K 觸 發(fā) 器 按 Qn + 1 =Qn 工 作 ， 可

28、使 J K 觸 發(fā) 器 的 輸 入端為以下哪幾種情況？（ABD）A、 J=K=0 B 、 J= Q,K =QC、 J=Q , K=Q13 、 關(guān) 于 PROM和 PAL的結(jié)構(gòu)，以下敘述正確的是（A、PROM的與陣列固定，不可編程B、PROM與陣列、或陣列均不可編程C、PAL與陣列、或陣列均可編程D、PAL的與陣列可編程D、 J =Q,K =0AD）14、下列屬于模數(shù)轉(zhuǎn)換步驟的是（ACD）A 、采樣B、濾波C、保持D、量化15、 D/A轉(zhuǎn)換的主要技術(shù)指標有（ACD）A 、分辨率B、轉(zhuǎn)換精度C、轉(zhuǎn)換誤差D、轉(zhuǎn)換速度一、 填空（每空1 分，共 15分）：2十進制數(shù) -14 的反碼為10001；補碼為

29、10010。3數(shù)字電路中，存在回差電壓的電路是施密特觸發(fā)電路。5有一編碼器其輸入端是8 個，則其輸出端為3。6一個 8 位數(shù)的 D/A 它的分辨率是1 ( 28-1)。7寫出下列觸發(fā)器特性方程：SR 觸發(fā)器Q = S +R Q， SR=0（約束條件）；JK 觸發(fā)器Q =JQ +K Q。8三個 JK 觸發(fā)器構(gòu)成計數(shù)器，其最多有效狀態(tài)為8個；若要組成十進制計數(shù)器，則需要4個觸發(fā)器，它的無效狀態(tài)有6個。二、判斷題：（每小題1 分，共 10 分）（ 0 ） 1、 OC 門和三態(tài)門均可實現(xiàn)“線與”功能。（ 1 ） 2、余 3 碼 = 8421BCD 碼 + 0011。（ 0 ） 3、時序電路和組合電路都

30、具有記憶性。（ 1） 4、一個模為2n 的計數(shù)器也是一個2n 進制的分頻器。（ 0 ） 5、最基本的數(shù)字邏輯關(guān)系是與非和或非。（ 0 ） 6、計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。（ 1 ） 7、移位寄存器必須是同步的時序邏輯電路。（ 1 ） 8、由 N 個觸發(fā)器組成的寄存器只能寄存N 個數(shù)碼。（ 0 ） 9、 TTL 反相器輸入端懸空時，輸出端為高電平。（ 0 ） 10、 RAM 是只讀存儲器的簡稱。三、單選題（每小題1 分，共 10 分）：1 可編程陣列邏輯（ A）可編程；PAL ，其與邏輯陣列是（ B）固定；A），或邏輯陣列是（ C）不確定。B ）。2下列所示觸發(fā)器中屬下降沿觸發(fā)的是（B

31、）。（A ）3如右圖所示CMOS（ B）電路，其邏輯功能是（C)。（ C）（A ） CMOS 異或門；（ B） CMOS 與非門；（ C） CMOS 或非門。4十六路數(shù)據(jù)選擇器應(yīng)有(B)選擇控制端。（A）2；（B）4；（C）6；（D）8。5如右圖真值表，B、 C 為輸入變量，則輸入與輸出變量是（A）。BCF001010100111（ A ）同或門；（B）異或門；（C）或非門。6在邏輯代數(shù)式F=AB 中，若 B=1 ，則 F=（ C）。（A ）F=0 ；（ B） F=A ；（ C） F=A 。7如右圖電路完成的是（C）功能。（ A ）計數(shù)器；SRQ0Q1Q2（ B）左移移位寄存器；1D1D1D（

32、 C）右移移位寄存器。C1C1C1CPQ0Q1Q28有一計數(shù)器，其狀態(tài)轉(zhuǎn)換圖如下所示，則該計數(shù)器（0001001100 0 10 1 11 1 1（ A ）能自啟動；（ B ）不能自啟動；（ C）不好判斷。9如右圖所示電路其輸出 F=（C）。（A ） （AB ） +（ CD）；A&（B ） （A+B ）（ C+D） ；B（C） （AB+CD ）。C&10在 A/D 轉(zhuǎn)換過程中，應(yīng)包含的步驟是（A ）。D（A ）采樣、量化、編碼；（B）保持、編碼、譯碼；（C）采樣、保持、譯碼。B ）。a)0 1 0UCC1 0 1RLF一、填空（每空1 分，共 15 分）：2十進制數(shù) -13 反碼為10010；

33、補碼為10011。5 A/D 轉(zhuǎn)換過程要經(jīng)過采樣、保持、量化和 編碼 四個步驟完成。6三個 D 觸發(fā)器構(gòu)成計數(shù)器，最多有效狀態(tài)為8；若要成十進制計數(shù)器，則需要4個觸發(fā)器，它的無效狀態(tài)有6個。二、判斷題：（每小題1 分，共 10 分）（ 0 ） 1 PAL 邏輯器件的與陣列和或陣列均可編程。（ 0 ） 2 8421BCD 碼 = 余 3 碼 1100 。（ 1 ） 3 TTL 反相器輸入端懸空時，輸入端相當(dāng)于接高電平。（ 1 ） 4一個模十的計數(shù)器也是一個十分頻器。（ 0 ） 5 OD 門和三態(tài)門均可實現(xiàn)“線與”功能。（ 0 ） 6計數(shù)器和數(shù)字比較器同屬于時序邏輯電路。（ 1 ） 7數(shù)碼寄存器必

34、須是同步的時序邏輯電路。（ 0 ） 8將 N 個觸發(fā)器可構(gòu)成 N 進制的扭環(huán)形計數(shù)器。（ 0 ） 9 N 進制編碼器的輸入與輸出端數(shù)目滿足n2n 關(guān)系。（ 1） 10 ROM 是只讀存儲器的簡稱。三、選擇題：（每小題1 分，共 10 分）1可編程邏輯陣列PLA 中， PLA 的與陣列是（A），或陣列是（A ）。（ A）可編程（ B）固定（ C）不確定2已知某二變量輸入邏輯門的輸入A、B 及輸出 Y 的波形如下，試判斷其為何種邏輯門的功能。（C）（ A）與非門；（ B）或非門；（ C）與門；（ D）異或門。3十六路數(shù)據(jù)選擇器應(yīng)有 ( B )選擇控制端。 Y；（D）8。（A）2；（B）4；（C）64如右圖真值表， B、 C 為輸入變量，則輸入與輸出變量是（ A）。BCF000011101110（ A ）異或門；（ B）同或門；（ C）或非門。5如右圖電路所示，其邏輯功能是（C）。（ A ）計數(shù)器；（ B）右移移位寄存器；Q1Q2SLQ0Q01D（ C）左移移位寄存器。1D1DC1C1C1CPQ0