數(shù)字邏輯模擬試題

1、數(shù)字邏輯模擬試題一單項(xiàng)選擇題1表示任意兩位無符號(hào)十進(jìn)制數(shù)至少需要（ ）二進(jìn)制數(shù)。A6 B7 C8 D9 2余3碼10001000對(duì)應(yīng) 的2421碼為（ ）。A01010101 B.10000101 C.10111011 D. 111010113下列四個(gè)數(shù)中與十進(jìn)制數(shù)（72）10相等的是( )A（01101000）2 B.（01001000）2C.（01110010）2 D.（01001010）24某集成電路芯片，查手冊(cè)知其最大輸出低電平UOLmax=0.5V，最大輸入低電平UILmax=0.8V，最小輸出高電平UOHmin=2.7V，最小輸入高電平UIHmin=2.0V，則其高電平噪聲容限UN

2、H=( )A0.3V B.0.6V C.0.7V D.1.2V5標(biāo)準(zhǔn)或-與式是由（ ）構(gòu)成的邏輯表達(dá)式。 A與項(xiàng)相或 B. 最小項(xiàng)相或 C. 最大項(xiàng)相與 D.或項(xiàng)相與6.根據(jù)反演規(guī)則，的反函數(shù)為（ ）。A. B. C. D. 7、對(duì)于TTL或非門多余輸入端的處理，不可以（ ）。A、接電源 B、通過0.5k電阻接地 C、接地 D、與有用輸入端并聯(lián)8下列四種類型的邏輯門中，可以用（ ）實(shí)現(xiàn)三種基本邏輯運(yùn)算。A. 與門 B. 或門 C. 非門 D. 與非門9 將D觸發(fā)器改造成T觸發(fā)器，圖1所示電路中的虛線框內(nèi)應(yīng)是（ ）。 A. 或非門 B. 與非門 C. 異或門 D. 同或門10以下電路中可以實(shí)現(xiàn)線

3、與功能的有（ ）。A.與非門 B.三態(tài)輸出門 C.傳輸門 D.漏極開路門 11要使JK觸發(fā)器在時(shí)鐘作用下的次態(tài)與現(xiàn)態(tài)相反，JK端取值應(yīng)為（ ）。AJK=00 B. JK=01 C. JK=10 D. JK=11 12設(shè)計(jì)一個(gè)四位二進(jìn)制碼的奇偶校驗(yàn)器，需要（ ）個(gè)異或門。A2 B. 3 C. 4 D. 513相鄰兩組編碼只有一位不同的編碼是( )A2421BCD碼 B.8421BCD碼 C.余3碼 D.循環(huán)碼14下列電路中，不屬于時(shí)序邏輯電路的是( )A計(jì)數(shù)器 B.全加器 C.寄存器 D.RAM15一個(gè)4位移位寄存器，現(xiàn)態(tài)為0111，經(jīng)右移1位后其次態(tài)為( )A0011或1011 B.1101或

4、1110C.1011或1110 D.0011或111116為了將正弦信號(hào)轉(zhuǎn)換成與之頻率相同的脈沖信號(hào)，可采用( )A多諧振蕩器 B.移位寄存器C.單穩(wěn)態(tài)觸發(fā)器 D.施密特觸發(fā)器17一個(gè)6位地址碼、8位輸出的ROM，其存儲(chǔ)矩陣的容量為( )bit.A648 B.48 C.256 D.818某8位DAC，當(dāng)輸入全為1時(shí)，輸出電壓為5.10V，當(dāng)輸入D=（10000000）2時(shí)，輸出電壓為( )A5.10V B.2.56V C.1.28V D.都不是19PROM是一種_可編程邏輯器件。( )A與陣列可編程、或陣列固定的B.與陣列固定、或陣列可編程的C.與、或陣列固定的 D.與、或陣列都可編程的20、

5、ROM不能用于_。 A. 函數(shù)運(yùn)算表 B. 存入程序 C. 存入采集的動(dòng)態(tài)數(shù)據(jù) D. 字符發(fā)生器二多項(xiàng)選擇題1邏輯函數(shù)F=AB和G=AB滿足關(guān)系（ ）。A. B. C. D. 2函數(shù)則F和G相“與”的結(jié)果是（ ）。A B 1 C D 3設(shè)兩輸入或非門的輸入為x和y，輸出為z ，當(dāng)z為低電平時(shí)，有（ ）。Ax和y同為高電平 ； B x為高電平，y為低電平 ；Cx為低電平，y為高電平 ； D x和y同為低電平.4組合邏輯電路的輸出與輸入的關(guān)系可用（ ）描述。A真值表 B. 流程表 C邏輯表達(dá)式 D. 狀態(tài)圖 5. TTL電路在正邏輯系統(tǒng)中，以下輸入中（ ）相當(dāng)于接1。A懸空 B. 通過3k電阻接電

6、源 C通過3k電阻接地 D. 通過510電阻接地 三填空題1數(shù)字邏輯電路可分為組合和_兩大類。2用與、或、非等運(yùn)算表示函數(shù)中各個(gè)變量之間邏輯關(guān)系的代數(shù)式叫_。3四變量邏輯函數(shù)的標(biāo)準(zhǔn)與或式為F(a,b,c,d)=m(0,2,3,4,6,8,9,11,13) ，其標(biāo)準(zhǔn)或與式為_，它的反函數(shù)的標(biāo)準(zhǔn)與或式為_。4三態(tài)邏輯門輸出有三種狀態(tài)：0態(tài)、1態(tài)和_。5在組合邏輯電路中，當(dāng)輸入信號(hào)改變狀態(tài)時(shí)，輸出端可能出現(xiàn)的虛假過渡干擾脈沖的現(xiàn)象稱為_。6根據(jù)需要選擇一路信號(hào)送到公共數(shù)據(jù)線上的電路叫_。7、16個(gè)觸發(fā)器構(gòu)成計(jì)數(shù)器，該計(jì)數(shù)器可能的最大計(jì)數(shù)模值是_。8觸發(fā)器按功能分可分為RS、D、JK、T和_。9某計(jì)數(shù)

7、器的輸出波形如圖1所示，該計(jì)數(shù)器是_進(jìn)制計(jì)數(shù)器。10Moore型時(shí)序邏輯電路的輸出僅僅取決于_，而不受電路當(dāng)時(shí)的輸入信號(hào)影響或沒有輸入變量。11對(duì)于一個(gè)頻率有限的模擬信號(hào)，設(shè)其最高頻率分量的頻率為fmax，在取樣后為了無失真地恢復(fù)原始輸入信號(hào)頻譜，取樣時(shí)必須滿足取樣頻率：fs_。12為了構(gòu)成8K16bit的RAM，需要_片1K8bit的RAM，地址線的高_(dá)位作為地址譯碼的輸入，地址譯碼使用的是_線_線譯碼器。13在A/D轉(zhuǎn)換中，最小量化單位為，如果使用四舍五入法，最大量化誤差為_，如果使用只舍不入法，最大量化誤差為_。14、10位A/D轉(zhuǎn)換器中，已知輸出為258H時(shí)，對(duì)應(yīng)的輸入電壓為1.2V，

8、則當(dāng)輸入的電壓為1.8V時(shí)，輸出的數(shù)字量是_H。1574LS138是3線-8線譯碼器，譯碼輸出為低電平有效，若輸入A2A1A0=100時(shí)，輸出 =_。168線3線優(yōu)先編碼器74LS148的優(yōu)先權(quán)順序是I7，I6，I1，I0 ，輸入低電平有效，輸出Y2 Y1 Y0為二進(jìn)制反碼輸出。當(dāng)I7I6I5I4I3I2I1I0 為11010101時(shí)，輸出 Y2 Y1 Y0_。 四、分析題1用圖形法將下列邏輯函數(shù)化成最簡(jiǎn)“與或”式。F(A,B,C,D)=m(0，2，4，5，6，7，12)+d(8，10)2分析圖中所示電路的邏輯功能。列出真值表，寫出電路輸出函數(shù)S的邏輯表達(dá)式。3、分析圖中所示的組合邏輯電路，要

9、求： （1） 寫出輸出Y1、Y2的表達(dá)式。 （2） 列出真值表 （3） 說明電路邏輯功能 4根據(jù)圖中所示4選1數(shù)據(jù)選擇器實(shí)現(xiàn)的組合電路，寫出輸出E表達(dá)式并化成最簡(jiǎn)“與或”表達(dá)式。5、時(shí)序電路如圖所示，寫出各觸發(fā)器的驅(qū)動(dòng)方程、該電路的狀態(tài)方程，并畫出狀態(tài)轉(zhuǎn)換圖，說明電路功能（設(shè)各觸發(fā)器的初態(tài)均為0）。 6、電路如圖所示，已知CP端輸入脈沖的頻率為10kHz，試分析當(dāng)輸入控制信號(hào)A，B，C，D，E，F(xiàn)，G，H，I分別為低電平時(shí)，Y端輸出的脈沖頻率各為多少？并說明電路的邏輯功能。11I1I2I3I4I5I6I7I8I9Y0Y1Y2Y3CRLDD0D1D2D3Q0Q1Q2Q3CPTEPE1CPABCD

10、IEFGHCY74LS14774LS161五、設(shè)計(jì)題1在舉重比賽中，有甲、乙、丙三位裁判，其中甲為主裁判，當(dāng)兩位或兩位以上裁判（其中必須包括主裁判在內(nèi)）認(rèn)為運(yùn)動(dòng)員上舉合格，才可發(fā)出合格信號(hào)，用最少的與非門設(shè)計(jì)滿足上述要求的組合邏輯電路。2、試用PLA設(shè)計(jì)一個(gè)滿足以下要求的譯碼電路。該電路輸入信號(hào)DCBA為4位二進(jìn)制碼。輸出信號(hào)Y1、Y2、Y3在下列幾種情況下有確定的狀態(tài)： 當(dāng)DCBA所對(duì)應(yīng)的十進(jìn)制數(shù)為13時(shí)，Y1=1，Y2=Y3=0； 當(dāng)DCBA所對(duì)應(yīng)的十進(jìn)制數(shù)為68時(shí)，Y2=1，Y1=Y3=0； 當(dāng)DCBA所對(duì)應(yīng)的十進(jìn)制數(shù)為1113時(shí),Y3=1，Y1=Y2=0。 3用同步四位二進(jìn)制計(jì)數(shù)器74161構(gòu)成初始狀態(tài)為0100的七進(jìn)制計(jì)數(shù)器。畫出狀態(tài)轉(zhuǎn)換圖和連線圖。4用同步四位二進(jìn)制計(jì)數(shù)器74160構(gòu)成48進(jìn)制的計(jì)數(shù)器。畫出狀態(tài)轉(zhuǎn)換圖和連線圖。5、用八選一數(shù)據(jù)選擇器74HC151設(shè)計(jì)一個(gè)函數(shù)發(fā)生器電路，S1、S2為控制端，A、B為邏輯變量輸入端，Y 為函數(shù)發(fā)生器輸出端，要實(shí)現(xiàn)的功能如圖所示。6、圖（a）是一個(gè)序列信號(hào)產(chǎn)生電路的框圖，其輸出L與時(shí)鐘脈沖CP的波形如圖（b）所示。試用邊沿D觸發(fā)器和中規(guī)模組合邏輯器件設(shè)計(jì)該時(shí)序電路。六、作圖題1、圖中(d)所示A