第3講雷達信號處理機設計與DSP實現(xiàn)

1、2021/2/111信號處理機概述n處理接收回波n檢測目標信號n噪聲n雜波n干擾n提取目標信息n距離、方位、仰角n速度n圖像、類別2021/2/112信號處理主要功能n脈沖壓縮n多普勒處理n信號積累與檢測n雜波抑制n信號估值n陣列信號處理n成像與識別n電子干擾對抗2021/2/113信號處理系統(tǒng)主要特點n信號處理算法復雜化n性能的要求n處理器的發(fā)展n工作模式可變n實時性要求高nIPS(指令/s)nFLOPS(浮點運算/s)nDSP+FPGA+高效互連n編程量大,軟、硬件綜合設計n信號建模、系統(tǒng)仿真2021/2/114信號處理機接口2021/2/115信號處理機組成2021/2/116信號處理設

2、計階段n仿真設計階段n從系統(tǒng)對信號處理的功能和技術要求出發(fā)選擇信號處理系統(tǒng)的組成與結(jié)構單項信號處理功能設計和仿真功能和技術指標的系統(tǒng)仿真聯(lián)合測試n軟、硬件設計階段n以仿真設計為基礎硬件、軟件、接口電路設計軟件、硬件聯(lián)調(diào)n系統(tǒng)測試n三防處理n溫度試驗n振動試驗n軟件三方測試n系統(tǒng)外場實驗2021/2/117實時信號處理n定義n實時=速度非?？?實時是一個相對的概念n對于特定的應用場合,在指定的時間限制內(nèi)能夠做出及時的響應。n若不能及時響應,則影響系統(tǒng)的正確性,甚至發(fā)生一些致命性的事情。n實時系統(tǒng)的特點n在實時系統(tǒng)中,系統(tǒng)的正確性不僅僅依賴于計算的邏輯結(jié)果而且依賴于結(jié)果產(chǎn)生的時間n實時操作系統(tǒng)必須

3、在指定的時間內(nèi)對外部或內(nèi)部的事件進行響應和處理n需要高效的中斷處理能力來處理異步事件和高效的I/O能力來處理有嚴格時間限制的數(shù)據(jù)收發(fā)應用2021/2/118實際系統(tǒng)的要求n運算量、吞吐量、存儲量n信號帶寬n通道數(shù)n采樣位數(shù)n實時n基本要求n高速n要求有小的系統(tǒng)延時n穩(wěn)健n要求有設計余量2021/2/119處理器簡介n主要DSP芯片nTI公司TMS320系列nADI公司Tiger SHARC系列nMotorola公司PowerPC系列2021/2/1110ADSP TS101 vs TMS320C6416ADSP TS101TMS320C6416Q時鐘/(MHz)300600定點處理能力1 00

4、0 MIPS4 800 MIPS浮點處理能力2個浮點指令/指令周期無片內(nèi)RAM6 Mbit8 Mbit總線64位寬的數(shù)據(jù)總線可使用信號WRL和WRH分別對32位進行操作,有主機接口64位寬的EMIF接口32位的擴展總線(主機接口)總線仲裁機制完善無支持的存儲器同步異步的存儲器（包括SDRAM）同步異步的存儲器（包括SDRAM）鏈路口4個無Flag信號4個無串口無3個軟件開發(fā)環(huán)境Visual DSP+完善CCS,較為成熟指令系統(tǒng)較好入手,指令可讀性好助記符式指令,較難掌握2021/2/1111比較結(jié)果n運算速度:TMS320C6416 強于ADSP TS101nADSP TS101具備浮點運算能

5、力,適合動態(tài)范圍大應用nADSP TS101更適合多片互聯(lián),有完善的總線仲裁機制,+ 4個鏈路口nADSP TS101提供Flag信號,便于調(diào)試nTMS320C6416集成3個串口,更適合于通信領域應用2021/2/1112TS101 vs PowerPCTigerSHARCPowerPCTS101SMPC7410MPC7455時鐘頻率/MHz3005001000峰值浮點性能1 800 MFLOPS4 000 MFLOPS8 000 MFLOPS峰值16位整數(shù)性能7 200 MOPS4 000 MOPS8 000MOPS存儲總線寬/頻率64位/100MHz64位/125MHz64位/133MH

6、z外部鏈路口4250無無I/O帶寬/(MB/s)1 8001 0001 064帶寬與處理性能比1.0B/FLOP0.25B/FLOP0.13B/FLOP片內(nèi)RAM/KB78664320外部緩存/MB無L2:1或2L3:1或2功耗W1.95.521.32021/2/1113比較結(jié)果nPowerPC運算能力強于TSnPowerPC I/O 能力較弱,適合低速數(shù)據(jù)流的快處理nTS的I/O帶寬處理性能比為1,合適于連續(xù)的高數(shù)據(jù)吞吐率的信號處理,如雷達、聲納、情報、圖像處理等應用2021/2/1114FPGAn可編程邏輯們陣列n軟件化的硬件設計n效率高、速度快n開發(fā)較DSP困難n適合大規(guī)模線性運算正交采

7、樣脈沖壓縮多普勒處理2021/2/1115多處理器并行處理n硬件互連方式n緊耦合（共享總線）多個處理單元共同使用一套數(shù)據(jù)總線結(jié)構規(guī)則,傳輸效率高,軟件編寫較容易芯片較少時,可以達到較高的并行加速比芯片較多時,總線沖突和等待,效率下降n松耦合（分布式）連接方式多,線形、星形、樹狀等,不共享數(shù)據(jù)結(jié)構較復雜,有傳輸延時可擴充性和靈活性強重構能力和容錯能力強n較大規(guī)模處理機一般結(jié)合兩種方式2021/2/1116多處理器并行處理n流水型并行處理2021/2/1117多處理器并行處理n并發(fā)型并行處理2021/2/1118多處理器并行處理局部并發(fā)全局流水并行處理局部流水全局并發(fā)并行處理2021/2/1119

8、并行信號處理軟件設計n基于Matlab等工具進行算法優(yōu)化設計和仿真測試n編寫DSP代碼利用軟件仿真器進行調(diào)試、驗證。n對于預設好的數(shù)據(jù),檢驗處理結(jié)果是否與Matlab得到的結(jié)果相符。n不必考慮實時性,排除軟件中功能性錯誤為主。n軟硬件聯(lián)調(diào)階段,將程序通過仿真器下載到DSP板上,并結(jié)合其他儀器進行在線測試n將測試好的可執(zhí)行代碼固化到板上非易失性存儲器中,以自動引導和運行。2021/2/1120并行處理設計語言n匯編語言n可充分發(fā)揮硬件的功能、運行效率高n代碼編寫難度大、可讀性差、移植性差nC語言n可進行按位操作,適合硬件。n強大的軟件庫n兼容性好、通用易讀n效率較低n混合編程nC編寫程序框架n效

9、率要求高的模塊用匯編語言編寫2021/2/1121并行處理軟件編程n軟件編程的任務n數(shù)據(jù)傳輸n算法實現(xiàn)n系統(tǒng)控制n狀態(tài)監(jiān)控nDSP編程優(yōu)化n快速算法的運用n查表代替在線計算n基于硬件特點的優(yōu)化合理配置存儲器采用DMA方式傳輸數(shù)據(jù)n基于代碼的優(yōu)化并行指令雙字或四字數(shù)據(jù)訪問n軟硬件協(xié)同2021/2/1122制導信號形式n相參脈沖串信號相參脈沖串信號(PD)(PD)n遠距離n測距、測角n無模糊精確測速n步進頻率信號(PSF)n近距離n距離、速度、角度n成像、識別2021/2/1123制導信號處理功能n通道補償n速度補償n多普勒處理/合成距離像n檢測n識別n估值n跟蹤n記錄及控制 2021/2/112

10、4算法仿真n測試數(shù)據(jù)nMatlab 仿真n記錄的實際數(shù)據(jù)n模擬信號源數(shù)據(jù)nMatlab仿真n仿真器測試n從磁盤文件讀入測試數(shù)據(jù),反復處理n驗證DSP代碼正確性n資源開銷內(nèi)存時間2021/2/1125硬件設計DSP2板包含6片TigerSHARC TS-101 DSP處理器,每片T S - 1 0 1 的 工 作 時 鐘 為250MHz,單片TS-101的32bits的峰值運算能力可達到6億MACs/s,總運算能力36億MACs/s。6片TS-101構成兩個簇,其中一個簇上包含128M的SDRAM和xilinx公司Vertix系列的FPGA xcv1000。2021/2/1126Link拓撲結(jié)構

11、2021/2/1127IRQ和和Flag連接關系連接關系 2021/2/1128LED指示燈指示燈 2021/2/1129外部接口2021/2/1130雷達系統(tǒng)控制時序幀同步A脈沖同步B采樣脈沖C接收選通E發(fā)射觸發(fā)D距離波門O幀周期 Tz脈沖周期Tp延時M門寬NTw3Td2Tw2Tw幀周期 Tz雙幀周期Tz2雙幀同步脈沖Z2021/2/1131數(shù)字處理平臺2021/2/1132軟件設計開發(fā)經(jīng)驗談n自頂向下的設計思路n首先要對系統(tǒng)功能結(jié)構有清晰的認識有哪些功能模塊之間的接口各功能模塊的資源要求把握系統(tǒng)時序n精通至少掌握開發(fā)平臺和工具基本數(shù)據(jù)傳輸手段掌握、靈活應用、嚴格測試調(diào)試工具、測試手段準備磨

12、刀不誤砍柴工n搭系統(tǒng)系統(tǒng)框架控制流數(shù)據(jù)流測試代碼n不要著急編寫復雜的算法程序2021/2/1133任務分配與流程設計n設計基礎n算法仿真獲得的功能模塊所需要的內(nèi)存和時間資源n硬件設計結(jié)果n設計原則n各處理器負載平衡n各任務之間相對獨立n減少處理器間的通信量n減少通信的復雜度2021/2/1134任務分配與流程設計2021/2/1135任務分配 信號處理機的主要功能模塊有:通道不一致性補償、速度補償、合成距離像、檢測、識別、估值、跟蹤、記錄及控制。其中基本模塊有成像、檢測、跟蹤、記錄與控制,通道補償以及速度補償可在DSP1的FPGA中實現(xiàn),估值與識別可與檢測模塊合并。 由于左邊3片處理器與FPG

13、A相連,TS101-2與上位機相連,考慮信號處理功能的實現(xiàn)以及系統(tǒng)實時性,將任務分配如下:nTS101-3:合成距離像nTS101-5:合成距離像nTS101-4:合成距離像、檢測估值nTS101-1:控制、跟蹤nTS101-2:控制、記錄nTS101-0:控制2021/2/1136數(shù)據(jù)流nA:FPGA-1/2/3 TS101-5/3/4:原始數(shù)據(jù)、波門信息nB:TS101-3/5 TS101-4:差通道距離像數(shù)據(jù)nC:TS101-4 TS101-1:波門信息、目標信息、三通道像數(shù)據(jù)、和通道原始數(shù)據(jù)nD:TS101-1 TS101-2:波門信息、目標信息、三通道像數(shù)據(jù)、和通道原始數(shù)據(jù)nE:TS101-3 TS101-5:差二通道原始數(shù)據(jù) TS101-5 TS101-2:差一、差二通道原始數(shù)據(jù)nF:TS101-2 HOST:目標信息、三通道像數(shù)據(jù)、三通道原始數(shù)據(jù)、調(diào)試或測試信息（預置伺服角度等）nG:HOST TS101-2:裝訂控制命令、波形參數(shù)nI:TS101-1/2 TS101-0 TS101-0 TS101-3:控制信息 2021/2/1137控制流nHOST通過裝訂參數(shù)控制信號處理機工作模式;nTS101-2響應HOST控制參數(shù);nTS101-1角度、距離跟蹤,保存控制參數(shù)并通過TS101-0回傳;n