間接補(bǔ)碼陣列乘法器的設(shè)計(jì)組成原理課程設(shè)計(jì)報(bào)告

1、沈陽航空航天大學(xué) 課課 程程 設(shè)設(shè) 計(jì)計(jì) 報(bào)報(bào) 告告 課程設(shè)計(jì)名稱：計(jì)算機(jī)組成原理課程設(shè)計(jì)計(jì)算機(jī)組成原理課程設(shè)計(jì) 課程設(shè)計(jì)題目：間接補(bǔ)碼陣列乘法器的設(shè)計(jì)間接補(bǔ)碼陣列乘法器的設(shè)計(jì) 院（系）：計(jì)算機(jī)學(xué)院 專 業(yè)：計(jì)算機(jī)科學(xué)與技術(shù) 班 級(jí)： 學(xué) 號(hào)： 姓 名： 指導(dǎo)教師： 完成日期：2015年1月16日 目目 錄錄 第第 1 章章 總體設(shè)計(jì)方案總體設(shè)計(jì)方案.1 1.1 設(shè)計(jì)原理.1 1.2 設(shè)計(jì)思路.2 1.3 設(shè)計(jì)環(huán)境.3 第第 2 章章 詳細(xì)設(shè)計(jì)方案詳細(xì)設(shè)計(jì)方案.5 2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) .5 2.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件.5 2.1.2 器件的選擇與引腳鎖定.5 2.1.3 編譯

2、、綜合、適配.6 2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn) .6 2.2.1 細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn).6 2.2.2 全加器模塊的設(shè)計(jì)與實(shí)現(xiàn).7 2.3 仿真調(diào)試 .10 第第 3 章章 編程下載與硬件測試編程下載與硬件測試.12 3.1 編程下載 .12 3.2 硬件測試及結(jié)果分析 .12 參考文獻(xiàn)參考文獻(xiàn).14 附錄（電路原理圖）附錄（電路原理圖）.15 第 1 章 總體設(shè)計(jì)方案 1.1 設(shè)計(jì)原理設(shè)計(jì)原理 由于計(jì)算機(jī)采用補(bǔ)碼做加減運(yùn)算，所以設(shè)計(jì)陣列補(bǔ)碼乘法器能避免碼制轉(zhuǎn)換， 提高機(jī)器效率?？梢岳迷a陣列乘法器來設(shè)計(jì)補(bǔ)碼陣列乘法器，這時(shí)需要在計(jì) 算前先進(jìn)行原碼-補(bǔ)碼的轉(zhuǎn)換。乘法器的常規(guī)設(shè)計(jì)是適用“串行移

3、位”和“并行 加法”相結(jié)合的方法，這種方法并不需要很多器件。然而串行方法畢竟太慢，不 能滿足科學(xué)技術(shù)對(duì)高速乘法所提出的要求。自從大規(guī)模集成電路問世以來，高速 的單元陣列乘法器應(yīng)運(yùn)而生，出現(xiàn)了各種形式的流水線陣列乘法器，它們屬于并 行乘法器。陣列乘法器采用類似于人工計(jì)算的方法進(jìn)行乘法運(yùn)算。人工計(jì)算方法 是用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權(quán)值對(duì)應(yīng)相加得出每一位的最終結(jié) 果。如圖 1.1 所示，用乘數(shù)的每一位直接去乘被乘數(shù)得到部分積并按位列為一行， 每一行部分積末位與對(duì)應(yīng)的乘數(shù)數(shù)位對(duì)齊，體現(xiàn)對(duì)應(yīng)數(shù)位的權(quán)值。將各次部分積 求和，即將各次部分積的對(duì)應(yīng)數(shù)位求和即得到最終乘積的對(duì)應(yīng)數(shù)位的權(quán)值。 * _

4、 _ 圖圖 1.11.1 人工計(jì)算乘法示例人工計(jì)算乘法示例 陣列乘法器采用類似人工的計(jì)算方法來完成乘法計(jì)算。陣列的每一行送入乘 數(shù)的每一位數(shù)位，而各行錯(cuò)開形成的每一斜列送入被乘數(shù)的每一數(shù)位。該方案所 用加法器數(shù)量很多,但內(nèi)部結(jié)構(gòu)規(guī)則性強(qiáng),標(biāo)準(zhǔn)化程度高, 適于用超大規(guī)模集成電路 的批量生產(chǎn)。 1.2 設(shè)計(jì)思路設(shè)計(jì)思路 1、整體部分：陣列乘法器采用的是先逐位求解部分積，由于求解每一位的 部分積是并行完成的，因此可以節(jié)省很多的計(jì)算時(shí)間，由于本課程設(shè)計(jì)要求的是 設(shè)計(jì)一個(gè)六位乘六位的陣列乘法器，最高位為符號(hào)位，因此此陣列乘法器的整體 設(shè)計(jì)包括 25 個(gè)加法器模塊，加法器模塊中由一個(gè)與門和一個(gè)全加器構(gòu)成，

5、由四 個(gè)與門、兩個(gè)異或門、一個(gè)三端接口的或門構(gòu)成的全加器為底層設(shè)計(jì)，采用原理 圖設(shè)計(jì)輸入方式，所謂的全加器就是就是兩個(gè)數(shù) X、Y 及進(jìn)位輸入 CIN 相加可得 全加和 POUT 和進(jìn)位輸出 COUT，三個(gè)補(bǔ)碼轉(zhuǎn)換模塊。 2、單元部分：設(shè)計(jì)整體框圖中的每個(gè)細(xì)胞模塊，每個(gè)模塊實(shí)現(xiàn)的功能是計(jì) 算部分積和向高位的進(jìn)位。 三、仿真部分：將整個(gè)電路連好之后即可進(jìn)行仿真，用以驗(yàn)證設(shè)計(jì)是否正確。 四、下載部分：仿真成功之后即可進(jìn)行此部分，在編譯、調(diào)試之后形成的 *.bit 文件即可下載到 XCV200 可編程邏輯芯片中，經(jīng)硬件測試驗(yàn)證設(shè)計(jì)的正確性。 設(shè)被乘數(shù)和乘數(shù)（均為補(bǔ)碼）分別為 A=（a6）a5a4a3a

6、2a1，B=（b6） b5b4b3b2b1，其中 a6 和 b6 為符號(hào)位，用括號(hào)括起來表示這一位有負(fù)的位權(quán)值。 根據(jù)補(bǔ)碼和真值的轉(zhuǎn)換可以知道(如圖 1.2 所示): 圖圖 1.2 補(bǔ)碼和真值轉(zhuǎn)換公式補(bǔ)碼和真值轉(zhuǎn)換公式 1.3 設(shè)計(jì)環(huán)境設(shè)計(jì)環(huán)境 （1）硬件環(huán)境硬件環(huán)境 偉福偉福 COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀 COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)由實(shí)驗(yàn)平臺(tái)、開關(guān)電源、軟件三大部分組 成實(shí)驗(yàn)平臺(tái)上有寄存器組 R0-R3、運(yùn)算單元、累加器 A、暫存器 B、直通/左移/右 移單元、地址寄存器、程序計(jì)數(shù)器、堆棧、中斷源、輸入/輸出單元、存儲(chǔ)器單元、 微地址寄存器、指令寄

7、存器、微程序控制器、組合邏輯控制器、擴(kuò)展座、總線插 孔區(qū)、微動(dòng)開關(guān)、邏輯筆、脈沖源、20 個(gè)按鍵、字符式 LCD、RS232 口。 COP2000 計(jì)算機(jī)組成原理實(shí)驗(yàn)系統(tǒng)各單元部件都以計(jì)算機(jī)結(jié)構(gòu)模型布局，清 晰明了，系統(tǒng)在實(shí)驗(yàn)時(shí)即使不借助 PC 機(jī)，也可實(shí)時(shí)監(jiān)控?cái)?shù)據(jù)流狀態(tài)及正確與否, 實(shí)驗(yàn)系統(tǒng)的軟硬件對(duì)用戶的實(shí)驗(yàn)設(shè)計(jì)具有完全的開放特性，系統(tǒng)提供了微程序控 制器和組合邏輯控制器兩種控制器方式， 系統(tǒng)還支持手動(dòng)方式、聯(lián)機(jī)方式、模 擬方式三種工作方式，系統(tǒng)具備完善的尋址方式、指令系統(tǒng)和強(qiáng)大的模擬調(diào)試功 能。 （2）EDA 環(huán)境環(huán)境 Xilinx foundation f3.1 設(shè)計(jì)軟件設(shè)計(jì)軟件是 X

8、ilinx 公司的可編程期間開發(fā)工具，該系 統(tǒng)由設(shè)計(jì)入口工具、設(shè)計(jì)實(shí)現(xiàn)工具、設(shè)計(jì)驗(yàn)證工具三大部分組成（如圖 1.3 所示） 。 設(shè)計(jì)入口工具包括原理圖編輯器、有限狀態(tài)機(jī)編輯器、硬件描述語言 （HDL）編輯器、LogiBLOX 模塊生成器、Xilinx 內(nèi)核生成器等軟件。其功能是： 接收各種圖形或文字的設(shè)計(jì)輸入，并最終生成網(wǎng)絡(luò)表文件。設(shè)計(jì)實(shí)現(xiàn)工具包括流 程引擎、限制編輯器、基片規(guī)劃器、FPGA 編輯器、FPGA 寫入器等軟件。設(shè)計(jì) 實(shí)現(xiàn)工具用于將網(wǎng)絡(luò)表轉(zhuǎn)化為配置比特流，并下載到器件。設(shè)計(jì)驗(yàn)證工具包括功 能和時(shí)序仿真器、靜態(tài)時(shí)序分析器等，可用來對(duì)設(shè)計(jì)中的邏輯關(guān)系及輸出結(jié)果進(jìn) 行檢驗(yàn)。 圖圖 1.3

9、 Xilinx foundation f3.1 設(shè)計(jì)平臺(tái)設(shè)計(jì)平臺(tái) COP2000 集成調(diào)試軟件集成調(diào)試軟件 COP2000 集成開發(fā)環(huán)境是為 COP2000 實(shí)驗(yàn)儀與 PC 機(jī)相連進(jìn)行高層次實(shí) 驗(yàn)的配套軟件，它通過實(shí)驗(yàn)儀的串行接口和 PC 機(jī)的串行接口相連，提供匯編、 反匯編、編輯、修改指令、文件傳送、調(diào)試 FPGA 實(shí)驗(yàn)等功能，該軟件在 Windows 下運(yùn)行。COP2000 集成開發(fā)環(huán)境界面如圖 1.4 所示。 圖圖 1.4 COP2000 計(jì)算機(jī)組成原理集成調(diào)試軟件計(jì)算機(jī)組成原理集成調(diào)試軟件 第 2 章 詳細(xì)設(shè)計(jì)方案 2.1 頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn)頂層方案圖的設(shè)計(jì)與實(shí)現(xiàn) 頂層方案圖實(shí)現(xiàn)陣

10、列乘法器的輸入/輸出、以及乘法器的芯片連接等邏輯功能， 采用原理圖設(shè)計(jì)輸入方式完成，電路實(shí)現(xiàn)基于 XCV200 可編程邏輯芯片。在完成 原理圖的功能設(shè)計(jì)后，把輸入/輸出信號(hào)安排到 XCV200 指定的引腳上去，實(shí)現(xiàn)芯 片的引腳鎖定。 2.1.1 創(chuàng)建頂層圖形設(shè)計(jì)文件創(chuàng)建頂層圖形設(shè)計(jì)文件 頂層圖形文件的設(shè)計(jì)實(shí)體主要由一個(gè)由全加器器和與門組成的芯片 （CELL）等模塊組裝而成的一個(gè)完整的可編程邏輯芯片 U37。而以上頂層圖形 文件的設(shè)計(jì)可利用 Xilinx foundation f3.1 中邏輯器件實(shí)現(xiàn)，頂層圖形文件結(jié)構(gòu)如 圖 2.1 所示。 圖圖 2.1 陣列乘法器的設(shè)計(jì)圖形文件結(jié)構(gòu)陣列乘法器的

11、設(shè)計(jì)圖形文件結(jié)構(gòu) 2.1.2 器件的選擇與引腳鎖定器件的選擇與引腳鎖定 （1）器件的選擇）器件的選擇 由于硬件設(shè)計(jì)環(huán)境是基于偉福 COP2000 型計(jì)算機(jī)組成原理實(shí)驗(yàn)儀和 XCV200 實(shí)驗(yàn)板，故采用的目標(biāo)芯片為 Xilinx XCV200 可編程邏輯芯片。 （2）引腳鎖定）引腳鎖定 把頂層圖形文件中的輸入/輸出信號(hào)安排到 Xilinx XCV200 芯片指定的引腳上 去，實(shí)現(xiàn)芯片的引腳鎖定，各信號(hào)及 Xilinx XCV200 芯片引腳對(duì)應(yīng)關(guān)系如表 2.1 所示。 表表 2.1 信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系信號(hào)和芯片引腳對(duì)應(yīng)關(guān)系 圖形文件中的輸入圖形文件中的輸入/輸出信號(hào)輸出信號(hào)XCV200芯片引

12、腳信號(hào)芯片引腳信號(hào) A0P41 A1P40 A2P39 A3P38 A4P36 A5P35 B0P47 B1P48 B2P49 B3P50 B4P53 B5P54 Q0P178 Q1P152 Q2P147 Q3P125 Q4P124 Q5P109 Q6P108 Q7P107 Q8P99 Q9P93 Q10P78 2.1.3 編譯、綜合、適配編譯、綜合、適配 利用 Xilinx foundation f3.1 的原理圖編輯器對(duì)頂層圖形文件進(jìn)行編譯，并最 終生成網(wǎng)絡(luò)表文件，利用設(shè)計(jì)實(shí)現(xiàn)工具經(jīng)綜合、優(yōu)化、適配，生成可供時(shí)序仿真 的文件和器件下載編程文件。 2.2 功能模塊的設(shè)計(jì)與實(shí)現(xiàn)功能模塊的設(shè)計(jì)與

13、實(shí)現(xiàn) 定點(diǎn)原碼一位乘法器的底層設(shè)計(jì)包括控制器（運(yùn)算控制電路） 、一個(gè)由寄存 器和與門組成的芯片、加法器及兩個(gè)寄存器的實(shí)現(xiàn)由 Xilinx XCV200 可編程邏輯 芯片分別實(shí)現(xiàn)。 2.2.1 細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn)細(xì)胞模塊的設(shè)計(jì)與實(shí)現(xiàn) 該模塊主要用于求解部分積、低位的進(jìn)位的輸入求和、向高位的進(jìn)位以及本 位積。 （1）創(chuàng)建細(xì)胞模塊設(shè)計(jì)原理圖。創(chuàng)建細(xì)胞模塊設(shè)計(jì)原理圖?？刂破髟斫Y(jié)構(gòu)如圖 2.2 所示： 圖圖 2.2 細(xì)胞模塊邏輯框圖細(xì)胞模塊邏輯框圖 （2）創(chuàng)建元件圖形符號(hào)）創(chuàng)建元件圖形符號(hào) 為能在圖形編輯器（原理圖設(shè)計(jì)輸入方式）中調(diào)用 CONTROLER 芯片，需 要為 CONTROLER 模塊創(chuàng)建

14、一個(gè)元件圖形符號(hào)，可利用 Xilinx foundation f3.1 編 譯器中的如下步驟實(shí)現(xiàn)：Tools=Symbol Wizard=下一步。其中 X、Y 為被乘數(shù) 與乘數(shù)，CI 為地位的進(jìn)位，CO 為向高位的輸出。PAT 為部分積。該元件圖形符 號(hào)如圖 2.3 所示： 圖圖 2.3 細(xì)胞模塊元件圖形符號(hào)細(xì)胞模塊元件圖形符號(hào) 2.2.2 全加器模塊的設(shè)計(jì)與實(shí)現(xiàn)全加器模塊的設(shè)計(jì)與實(shí)現(xiàn) 本設(shè)計(jì)需要用到全加器，目前在數(shù)字計(jì)算機(jī)中實(shí)現(xiàn)兩個(gè)二進(jìn)制之間的算術(shù)運(yùn) 算無論是加、減、乘、除，都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu) 成算術(shù)運(yùn)算器的基本單元。將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一

15、 位都應(yīng)考慮來自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位 3 個(gè)數(shù)相 加，這種運(yùn)算成為全加，所用電路稱為全加器。由于在 XilinxXilinx foundationfoundation f3.1f3.1 的元件庫中未找到單全加器芯片，因此需要自行設(shè)計(jì)全加器并封裝成芯片使用。 （1）全加器的邏輯設(shè)計(jì)。全加器的邏輯設(shè)計(jì)。首先先要寫出全加器的真值表，根據(jù)真值表設(shè)計(jì) 邏輯電路。 表表 2.22.2 全加器真值表全加器真值表 XYCISCO 0 0000 00110 01010 01101 10010 10101 11001 11111 （2）列出邏輯表達(dá)式并化簡）列出邏輯表達(dá)式并化簡 列出表

16、 2.1 對(duì)應(yīng) S、CO 的卡諾圖，如圖 2.4 所示： 圖圖 2.42.4 全加器卡諾圖全加器卡諾圖 采用合并零并求反的化簡方法化簡。得到 S 和 CO 的邏輯表達(dá)式： 0 110 010 1 AB CI 00 10 11 10 0 1 CO 0 101 101 0 AB CI 00 10 11 10 0 1 S S=(+ACI+BCI+AB) A B CIBACI CO=(+) A BB CIA CI （3）全加器的邏輯電路）全加器的邏輯電路 選用基本的邏輯元件，按照上面兩個(gè)表達(dá)式連接電路，如圖 2.5 所示： 圖圖 2.5 全加器邏輯電路圖全加器邏輯電路圖 （4 4）創(chuàng)建元件圖形符號(hào)）創(chuàng)

17、建元件圖形符號(hào) 完成了全加器的邏輯電路設(shè)計(jì)之后，為方便在其它電路模塊里應(yīng)用，可將邏 輯電路圖封裝成全加器芯片，該全加器芯片為三輸入二輸出芯片。該芯片符號(hào)如 圖 2.5 所示。 圖圖 2.62.6 全加器圖形符號(hào)全加器圖形符號(hào) (5)(5) 加法器邏輯電路加法器邏輯電路 （6 6）功能仿真）功能仿真 對(duì)創(chuàng)建的全加器器模塊進(jìn)行功能仿真，驗(yàn)證其功能的正確性，可用 Xilinx Foundation f3.1 編譯器 Simulator 模塊實(shí)現(xiàn)。仿真結(jié)果如圖 2.7 所示： 圖圖 2.7 全加器仿真結(jié)果全加器仿真結(jié)果 2.3 仿真調(diào)試仿真調(diào)試 仿真調(diào)試主要驗(yàn)證設(shè)計(jì)電路邏輯功能的正確性，本設(shè)計(jì)中主要采

18、用功能仿真 方法對(duì)設(shè)計(jì)的電路進(jìn)行仿真。 （1）建立仿真波形文件及仿真信號(hào)選擇）建立仿真波形文件及仿真信號(hào)選擇 功能仿真時(shí)，首先建立仿真波形文件，選擇仿真信號(hào)，對(duì)選定的輸入信號(hào)設(shè) 置參數(shù)，對(duì)波形的現(xiàn)實(shí)比例進(jìn)行調(diào)整。 （2）功能仿真結(jié)果與分析）功能仿真結(jié)果與分析 功能仿真波形結(jié)果如圖 2.8 所示，仿真數(shù)據(jù)結(jié)果如表 2.3 所示。通過對(duì)輸入 數(shù)據(jù)進(jìn)行人工計(jì)算并與仿真結(jié)果進(jìn)行對(duì)比，可以看出功能仿真結(jié)果是正確的，進(jìn) 而說明電路設(shè)計(jì)的正確性。但是僅僅憑借波形的正確與否不能完全判定設(shè)計(jì)的合 理性，因此在下載到硬件實(shí)現(xiàn)的過程中，還要考慮硬件配置的問題，例如硬件的 時(shí)鐘脈沖是上升沿還是下降沿，因此在仿真時(shí)，要

19、以硬件配置為依據(jù)，根據(jù)芯片 的引腳，以及其它的硬件參數(shù)在設(shè)計(jì)好的電路的基礎(chǔ)上進(jìn)行模擬，這樣才能保證 或者說減小下載到實(shí)際芯片后失敗的幾率。 圖圖 2.8 陣列乘法器功能仿真波形結(jié)果陣列乘法器功能仿真波形結(jié)果 表表 2.3 陣列仿真數(shù)據(jù)陣列仿真數(shù)據(jù) 輸入(t=1us)電平 G0 A00 A11 A20 A31 A41 A50 B01 B10 B20 B31 B40 B50 經(jīng)人工計(jì)算這個(gè)兩個(gè)六位二進(jìn)制數(shù)*的結(jié)果為：與仿真結(jié)果完全相同，因此可基本確定該電路 設(shè)計(jì)合理正確。 第 3 章 編程下載與硬件測試 3.1 編程下載編程下載 利用 COP2000 仿真軟件的編程下載功能，將得到.bit 文件下

20、載到 XCV200 實(shí) 驗(yàn)板的 XCV200 可編程邏輯芯片中。 3.2 硬件測試及結(jié)果分析硬件測試及結(jié)果分析 利用 XCV200 實(shí)驗(yàn)板進(jìn)行硬件功能測試。陣列乘法器的輸入數(shù)據(jù)通過 XCV200 實(shí)驗(yàn)板的輸入開關(guān)實(shí)現(xiàn)，輸出數(shù)據(jù)通過 XCV200 實(shí)驗(yàn)板的數(shù)碼管實(shí)現(xiàn)， 其對(duì)應(yīng)關(guān)系如表 3.1 所示。 表表 3.1 XCV200 實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系實(shí)驗(yàn)板信號(hào)對(duì)應(yīng)關(guān)系 引腳作用引腳作用XCV200XCV200 芯片引腳信號(hào)芯片引腳信號(hào)XCV200XCV200 實(shí)驗(yàn)板實(shí)驗(yàn)板 A0 K4：0 A1 K4：1 A2 K4：2 A3 K4：3 A4 K4：4 被乘數(shù)被乘數(shù) A5 K4：5 B0 K3：0 B

21、1K3: 1 B2 K3：2 B3 K3：3 B4 K3：4 乘數(shù)乘數(shù) B5 K3：5 接地接地G K4：7 輸入?yún)?shù)作為輸入數(shù)據(jù)，逐個(gè)測試輸出結(jié)果，即用 XCV200 實(shí)驗(yàn)板的開關(guān) K0 和 K1 控制數(shù)據(jù)輸入，同時(shí)觀察數(shù)碼管的顯示結(jié)果，得到如圖 3.1 所示的硬件 測試結(jié)果。 圖圖 3.1 硬件測試結(jié)果圖硬件測試結(jié)果圖 經(jīng)人工計(jì)算驗(yàn)證可以看出硬件測試結(jié)果是正確的，說明電路設(shè)計(jì)完全正確， 由此可知結(jié)果驗(yàn)證正確，間接補(bǔ)碼陣列乘法器設(shè)計(jì)成功。 參考文獻(xiàn) 1 李景華. 可編程程邏輯器件與 EDA 技術(shù)M.北京：東北大學(xué)出版社，2001 2 王愛英.計(jì)算機(jī)組成與結(jié)構(gòu)(第 4 版)M.北京：清華大學(xué)出版社，2006 3 范延濱.微型計(jì)算機(jī)系統(tǒng)原理、接口與 EDA 設(shè)計(jì)技術(shù)M.北京：北京郵電大學(xué) 出版社，2006 4 莫正坤.計(jì)算機(jī)組成原理M.武漢：華中理工大學(xué)出版社,1996 5 江國強(qiáng).EAD 技術(shù)習(xí)題與實(shí)驗(yàn)M.北京：電子工業(yè)出版社