基于VHDL的數(shù)字鬧鐘設(shè)計

1、畢畢 業(yè)業(yè) 設(shè)設(shè) 計（論計（論 文）文） 論文題目：論文題目： 基于基于 VHDLVHDL 的數(shù)字鬧鐘設(shè)計的數(shù)字鬧鐘設(shè)計 所屬系部：所屬系部： 指導(dǎo)老師：指導(dǎo)老師： 職職 稱：稱： 學(xué)生姓名：學(xué)生姓名： 班級、學(xué)號班級、學(xué)號: : 專專 業(yè)：業(yè)： 畢業(yè)設(shè)計（論文）任務(wù)書畢業(yè)設(shè)計（論文）任務(wù)書 題目：題目： 基于 VHDL 的數(shù)字鬧鐘設(shè)計 任務(wù)與要求：任務(wù)與要求： 設(shè)計一個帶鬧鐘功能的 24 小時計時器。 完成功能：1.計時功能：每隔 1 分鐘計時 1 次，并在顯示屏上顯示當(dāng)前時間。 2.鬧鐘功能： 如果當(dāng)前時間與設(shè)置的鬧鐘時間相同，揚聲器發(fā)出蜂鳴聲。 時間：時間： 年年 月月 日日 至至 年年

2、 月月 日日 共共 周周 所屬系部：所屬系部： 學(xué)生姓名：學(xué)生姓名： 學(xué)學(xué) 號：號： 專業(yè)：專業(yè)： 指導(dǎo)單位或教研室：指導(dǎo)單位或教研室： 指導(dǎo)教師：指導(dǎo)教師： 職職 稱：稱： 畢業(yè)設(shè)計畢業(yè)設(shè)計( (論文論文) )進度計劃表進度計劃表 日日 期期工工 作作 內(nèi)內(nèi) 容容執(zhí)執(zhí) 行行 情情 況況 指導(dǎo)教師指導(dǎo)教師 簽簽 字字 10 月 08 日 至 10 月 09 日 論文選題完成 10 月 10 日 至 10 月 17 日 查找并搜集論文材料完成 10 月 18 日 至 11 月 08 日 提交論文大綱給指導(dǎo)老師， 并進行修改 完成 9 月 10 日 至 10 月 10 日 擬定論文提綱及框架， 編

3、輯論文正文內(nèi)容 完成 10 月 11 日至 10 月 21 日 對論文進行排版，修正完成 10 月 22 日 至 12 月 14 日 提交論文給指導(dǎo)老師， 并進行修改 完成 12 月 15 日 打印論文，交論文初稿完成 教師對進教師對進 度計劃實度計劃實 施情況總施情況總 評評 簽名 年 月 日 本表作評定學(xué)生平時成績的依據(jù)之一。 基于基于 VHDLVHDL 的數(shù)字鬧鐘設(shè)計的數(shù)字鬧鐘設(shè)計 【摘要】 隨著 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大與深入，EDA 技術(shù)在電子信息、通 信、自動控制及計算機應(yīng)用領(lǐng)域的重要性日益突出。EDA 技術(shù)就是依賴功能強 大的計算機，在 EDA 工具軟件平臺上，對以硬件

4、描述語言 VHDL 為系統(tǒng)邏輯描述 手段完成的設(shè)計文件，自動地完成邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子 線路系統(tǒng)功能。本文介紹了基于 VHDL 硬件描述語言設(shè)計的多功能數(shù)字鬧鐘的思 路和技巧。在 Quartus 11 開發(fā)環(huán)境中編譯和仿真了所設(shè)計的程序，并逐一調(diào)試 驗證程序的運行狀況。仿真和驗證的結(jié)果表明，該設(shè)計方法切實可行，該數(shù)字 鬧鐘可以實現(xiàn)調(diào)時定時鬧鐘功能具有一定的實際應(yīng)用性。 關(guān)鍵詞：關(guān)鍵詞：數(shù)字鬧鐘 FPGA VHDL Quartus II Abstract: With the EDA technology development and expansion of applicat

5、ion fields and in-depth, EDA technology in the electronic information, communication, automatic control and computer applications of growing importance. EDA technology is dependent on a powerful computer, the software platform in the EDA tools for the hardware description language VHDL description f

6、or the system logic means completed design documents, automatically complete the test logic optimization and simulation, electronic circuit set up to achieve the system functionality. This article describes the VHDL hardware description language based on multi-function digital alarm clock design ide

7、as and techniques. In the Quartus 11 compiler and development environment designed to simulate the process, and one by one to debug verification process operating conditions. Simulation and verification results show that the design method is feasible, digital alarm clock can adjust the time when the

8、 alarm clock to play music with some practical application. Key words: Alarm Clock FPGA VHDL Quartus II 目目 錄錄 1 1 選題背景選題背景 .6 1.1 選題研究內(nèi)容.6 1.2 課題研究功能 課題研究功能.6 1.3 課題相關(guān)技術(shù)應(yīng)用.6 2 2 FPGAFPGA 簡介簡介 .8 2.1 FPGA 概述.8 2.2 FPGA 編程原理.8 2.3 FPGA 設(shè)計流程.9 3 3 總體設(shè)計思想總體設(shè)計思想 .10 3.1 基本原理.10 3.2 設(shè)計框圖.10 4 4 設(shè)計步驟和調(diào)試過程設(shè)

9、計步驟和調(diào)試過程 .11 4.1 總體設(shè)計電路.11 4.2 模塊設(shè)計和相應(yīng)模塊程序.12 4.3 仿真及仿真結(jié)果分析.15 4.4 實驗調(diào)試結(jié)果.17 結(jié)束語結(jié)束語 .19 文文 獻獻 .20 1 1 選題背景選題背景 1.11.1 選題研究內(nèi)容選題研究內(nèi)容 設(shè)計一個 24 小時的鬧鐘，該鬧鐘由顯示屏、數(shù)字鍵、TIME 鍵、ALARM 鍵、 揚聲器組成。 鬧鐘總體系統(tǒng)包括如下幾步分組成：用于鍵盤輸入預(yù)置數(shù)字的 鍵盤緩沖器；用于時鐘計數(shù)的計數(shù)器；用于保存鬧鐘時間的鬧鐘寄存器；用于 顯示的七段數(shù)碼 顯示器及控制以上各個部分協(xié)同工作的鬧鐘控制器。 1.21.2 課題研究功能課題研究功能 課題研究功

10、能課題研究功能 (1)顯示屏，由 4 個七段數(shù)碼管組成，用于顯示當(dāng)前時間(時：分)或設(shè)置 的鬧鐘時間； (1)數(shù)字鍵，實現(xiàn)09的輸入，用于輸入新的時間或新的鬧鐘時間； (2)TIME(時間)鍵，用于確定新的時間設(shè)置； (3)ALARM(鬧鐘)鍵，用于確定新的鬧鐘時間設(shè)置，或顯示已設(shè)置的鬧鐘時 間； (4)揚聲器，在當(dāng)前時鐘時間與鬧鐘時間相同時，發(fā)出蜂鳴聲 完成功能 (1)計時功能：這是本計時器設(shè)計的基本功能，每隔一分鐘計時一次，并在 顯示屏上顯示當(dāng)前時間。 (2)鬧鐘功能：如果當(dāng)前時間與設(shè)置的鬧鐘時間相同，則揚聲器發(fā)出蜂鳴聲。 (3)設(shè)置新的計時器時間：用戶用數(shù)字鍵輸入新的時間，然后按TIME

11、鍵確 認。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。 1.31.3 課題相關(guān)技術(shù)應(yīng)用課題相關(guān)技術(shù)應(yīng)用 EDA 技術(shù)和硬件描述語言 VHDL 的基礎(chǔ)知識，通過對工程實例的系統(tǒng)分析、 程 序設(shè)計和仿真，深入細致地討論了它們在數(shù)字系統(tǒng)設(shè)計中的廣泛應(yīng)用。電子 設(shè)計 自動化(Electronic Design Automation，即 EDA)技術(shù)是指包括電路系統(tǒng) 設(shè)計、 系統(tǒng)仿真、設(shè)計綜合、PCB 版圖設(shè)計和制版的一整套自動化流程。隨著 計算機、 集成電路和電子設(shè)計技術(shù)的高速發(fā)展， 技術(shù)已經(jīng)滲透到百姓生活的 各個角落， EDA 日益成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。 秒表、彩燈控制器、 搶答器、電

12、梯控制器、出租車計費器、微波爐控制器、 FIR 濾波器、I2C 控制 器、DDS、序列檢測器、自動售貨機、函數(shù)發(fā)生器、調(diào)制解 調(diào)器和 UART 等 15 個數(shù)字系統(tǒng)的 VHDL 設(shè)計范例，給用戶演示了數(shù)字電路的設(shè)計 方法和思路。 當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。它與傳 統(tǒng) 的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的 性能提高，體積縮小，功耗降低.同時廣泛運用現(xiàn)代計算機技術(shù)，提高產(chǎn)品的自 動化程度和競爭力，縮短研發(fā)周期。EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要 求， 吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 2 2 FPGAFPGA 簡

13、介簡介 2.12.1 FPGAFPGA 概述概述 FPGA 是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱， 與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device） 的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可 以忽略這兩 者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。CPLD/PGFA 幾乎 能完成任何數(shù) 字器件的功能，上至高性能 CPU，下至簡單的 74 電路。它如同 一張白紙或是一堆 積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自 由的設(shè)計一個數(shù)字系 統(tǒng)。 通過

14、軟件仿真可以事先驗證設(shè)計的正確性， PCB 完 成以后， 在 利用 CPLD/FPGA 的在線修改功能，隨時修改設(shè)計而不必改動硬件 電路。使用 CPLA/FPGA 開發(fā)數(shù)字 電路，可以大大縮短設(shè)計時間，減少 PCB 面 積，提高系統(tǒng)的可靠性。這些優(yōu)點使 得 CPLA/FPGA 技術(shù)在 20 世紀 90 年代 以后得到飛速的發(fā)展， 同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進 步。 2.1.1 FPGA 基本結(jié)構(gòu) FPGA 一般由 3 種可編程電路和一個用于存放編程 數(shù)據(jù)的靜態(tài)存儲器 SRAM 組 成。這 3 種可編程電路是：可編程邏輯模塊 （CLB-Configurable Lo

15、gic Block） 、 輸入/輸出模塊（IOB-I/O Block）和 互連資源（IRInterconnect Resource） 。 可編程邏輯模塊 CLB 是實現(xiàn)邏輯 功能的基本單元，它們通常規(guī)則的排列成一個陣 列，散布于整個芯片；可編程 輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外 部封裝腳的接口，它通常排 列在芯片的四周；可編程互連資源包括各種長度的連 接線段和一些可編程連接 開關(guān)，它們將各個 CLB 之間或 CLB、IOB 之間以及 IOB 之間連接起來，構(gòu)成 特定功能的電路。 2.22.2 FPGAFPGA 編程原理編程原理 硬件設(shè)計需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素

16、，確定最佳的實 現(xiàn) 方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計 PCB 并最終形成樣機。 CPLD/FPGA 軟件設(shè)計可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL 和 Verilog 兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx 的 集成綜合 EDA 軟件（如 MAX+plusII、QuartusII、Foundation、ISE）以及第 三 方工具（如 FPGA Express、Modelsim、Synposys SVS 等） 。具體的設(shè)計輸 入方 式有以下幾種： 1.HDL 語言方式。HDL 既可以描述底層設(shè)計，也可以描 述頂層的設(shè)計，但它 不容易做到較高

17、的工作速度和芯片利用率。用這種方式描 述的項目最后所能達到 的性能與設(shè)計人員的水平、經(jīng)驗以及綜合軟件有很大的 關(guān)系。 2.圖形方式?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述 3 種 形式。 有的軟件 3 種輸入方法都支持，如 Active-HDL。MAX+plusII 圖形輸 入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀 和高效，對綜 合軟件的要求不高。一般大都使用成熟的 IP 核和中小規(guī)模集成 電路所搭成的現(xiàn) 成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工 作速度和芯片利用 率很高，但是但項目很大的時候，該方法就顯得有些繁瑣； 狀態(tài)機描述主要用來 設(shè)計基于

18、狀態(tài)機思想的時序電路。在圖形的方式下定義好 各個工作狀態(tài)，然后在 各個狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生 成 HDL 語言描述，送去綜 合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機 到 HDL 語言有一種標(biāo)準(zhǔn)的對應(yīng) 描述方式，所以這種輸入方式最后所能達到的 工作速度和芯片利用率主要取決于 綜合軟件；波形描述方式是基于真值表的一 種圖形輸入方式，直接描述輸入與輸 出的波形關(guān)系。這種輸入方式最后所能達 到的工作速度和芯片利用率也是主要取 決于綜合軟件。 2.32.3 FPGAFPGA 設(shè)計流程設(shè)計流程 一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾 個 較大的模塊，定義

19、好各功能模塊之間的接口，然后各個模塊再細分去具體實 現(xiàn)， 這就是 TOP DOWN（自頂向下）的設(shè)計方法。目前這種高層次的設(shè)計方法 已被廣泛 采用。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝， 因此還可以 在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針 對某種工藝優(yōu) 化的網(wǎng)絡(luò)表， 使工藝轉(zhuǎn)化變得輕而易舉。 3 3 總體設(shè)計思想總體設(shè)計思想 3.13.1 基本原理基本原理 數(shù)字鬧鐘電路的基本結(jié)構(gòu)由兩個 60 進制計數(shù)和一個 24 進制計數(shù)器組成， 分別對秒、分、小時進行計時，當(dāng)計時到 23 時 59 分 59 秒時，再來一個計數(shù)脈 沖，則計數(shù)器清零，重新開始計時。秒計數(shù)器的

20、技術(shù)時鐘 CLK 為 HZ 的標(biāo)準(zhǔn)信號。 當(dāng)數(shù)字鬧鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù) 信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號時、分、秒得 計時結(jié)果通過 6 個數(shù)碼管來動態(tài)顯示。因此，通過模式選擇信號 KEY1、KEY2 控 制數(shù)字鐘的工作狀態(tài)，使其分別工作于正常計時，調(diào)整分、時和設(shè)定鬧鐘分、 時 5 個狀態(tài)。當(dāng)數(shù)字鬧鐘處于計時狀態(tài)時，3 個計數(shù)器允許計數(shù)，且秒、分、 時計數(shù)器的計數(shù)時鐘信號分別為 CLK，秒的進位，分的進位；當(dāng)數(shù)字鬧鐘處于 鬧鐘定時狀態(tài)時，可以設(shè)定小時和分；當(dāng)計時到所設(shè)定的時刻時，驅(qū)動揚聲器， 持續(xù) 1 分鐘。 3.23.2 設(shè)計框圖

21、設(shè)計框圖 系統(tǒng)框圖主要分為三部分： 第一部分為精準(zhǔn)秒脈沖產(chǎn)生電路，這里我們采用頻率為 32.768KHz 的標(biāo)準(zhǔn) 晶振搭成精準(zhǔn)的秒脈沖產(chǎn)生電路，為電子鐘提供精準(zhǔn)的秒脈沖輸入。 第二部分為 FPGA 核心控制電路，主要由型號為 EP3C25E144C8N 的芯片經(jīng)過 編程以后，向譯碼顯示電路提供控制信號。 第三部分為譯碼顯示電路，由 4 片 74LS47 驅(qū)動 4 個 7 段數(shù)碼管，在核心控 制電路輸出的控制信號的控制下，顯示相應(yīng)的時、分、秒。具體框圖如下圖 3- 1 所示。 精 準(zhǔn) 秒 脈 沖 產(chǎn) 生 電 路 FPGA 核 心 控 制 電 路 譯 碼 顯 示 電 路 圖 3-1 系統(tǒng)框圖 4

22、4 設(shè)計步驟和調(diào)試過程設(shè)計步驟和調(diào)試過程 4.14.1 總體設(shè)計電路總體設(shè)計電路 該數(shù)字鐘可以實現(xiàn) 3 個功能：計時功能、定點報時功能和重置時間功能， 因此有 3 個子模塊：計時、報時（speak） 、重置時間(sd1，sd2)。其中計時模 塊有 4 部分構(gòu)成：秒計時器（s1） 、分計時器(m1)、時計時器(h1)。秒計時器 （s1）是由一個 60 進制的計數(shù)器構(gòu)成的。clk 為驅(qū)動秒計時器的時鐘，s1 為秒 計時器的輸出。分計時器（m1）是由一個 60 進制的計數(shù)器構(gòu)成的，s1 為驅(qū)動 分計時器工作的時鐘；m1 為分計時器的輸出；時計時器（h1）是由一個 24 進 制的計數(shù)器構(gòu)成的， m1

23、為驅(qū)動時計時器工作的時鐘，h1 為時計時器的輸出； 報時模塊（speak）的功能是定時到時，speak 輸出高電平，并且持續(xù)一段 時間。 （1） 秒脈沖產(chǎn)生電路 如下圖 4-1 所示，由 32.768KHz 的晶振產(chǎn)生經(jīng)過 CD4060 分頻產(chǎn)生精準(zhǔn)的 秒脈沖。 圖 4-1 秒脈沖產(chǎn)生電路 （2） FPGA 核心控制電路 對 EP1K30TC144-3 進行編程，輸出控制信號。 FPGA 控 制 芯片 EP1K30TC144-3 圖 4-2 FPGA 核心控制電路 （3） 譯碼顯示電路 如圖 4-3，由 CD4511 驅(qū)動 7 段數(shù)碼管進行顯示。 圖 4-3 譯碼顯示電路 4.24.2 模塊設(shè)

24、計和相應(yīng)模塊程序模塊設(shè)計和相應(yīng)模塊程序 （1）分計時器（second1） -分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2) begin if clkevent and clk=1 then if (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000; elsif min1=0101and min2=1001and (md1=0 and md2=00)then min1=0000; elsif (min2=1001and (sec1=0101 and sec2=10

25、01) or (min2=1001and md1=0 and md2=00) then min1=min1+1; end if; end if;-end if; end process m110; -分鐘個位 m220:process(clk,sec1,sec2,md1,md2) begin if clkevent and clk=1 then if min2=1001and (sec1=0101 and sec2=1001) then min2=0000; elsif min2=1001and (md1=0 and md2=00) then min2=0000; else if (sec1=

26、0101 and sec2=1001) or(md1=0 and md2=00)then min2=min2+1; end if; end if;end if; end process m220; （2） 時計時器（hour1） -小時十位 h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2) begin if clkevent and clk=1 then if (hou1=00010 and hou2=00011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then h

27、ou1=00000; elsif hou1=00010and hou2=00011and md1=0 and md2=01 then -當(dāng)時間為 23 點且處于校時狀態(tài)時 hou1=00000; elsif (hou2=01001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)or (hou2=01001and md1=0 and md2=01) then hou1=hou1+1; end if; end if; end process h110; -小時個位 h220:process(clk,min1,min2,sec1,s

28、ec2,md1,md2,hou1) begin if clkevent and clk=1 then if (hou1=00010 and hou2=00011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=00000; elsif hou2=01001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000; elsif (hou2=01001and md1=0 and md2=01) or (hou1=0001

29、0and hou2=00011) then hou2=00000;-md=1; elsif (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) or (md1=0 and md2=01) then hou2=hou2+1;-speak=clk; end if; end if; end process h220; （3） 報時模塊（speak） -鬧鈴 speaker:process(clk,hou1,hou2,min1,min2) begin if clkevent and clk=1then if seth1=hou1 and se

30、th2=hou2 and setm1=min1 and setm2=min2 then speak=clk; else speak=0; end if; end if; end process speaker; disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1, setm2) begin if md1=0 then h1=hou1;h2=hou2; -計時時間顯示和設(shè)置模式 m1=min1;m2=min2; s1=sec1;s2=sec2; else -鬧鈴時間現(xiàn)實和設(shè)置模式 h1=seth1;h2=seth2; m1=setm1;m2=setm2; s1=1111;s2=1111; end if; end process disp; end one; 4.34.3 仿真及仿真結(jié)果分析仿真及仿真結(jié)果分析 （1