EDA第7章后半部分

1、 門級結構描述門級結構描述 module gate1(F,A,B,C,D);input A,B,C,D;output F;nand(F1,A,B); /調用門元件調用門元件and(F2,B,C,D);or(F,F1,F2);endmodule 數(shù)據(jù)流描述數(shù)據(jù)流描述module gate2(F,A,B,C,D);input A,B,C,D;output F;assign F=(A&B)|(B&C&D);endmodulemodule ttl74138(a,y,g1,g2a,g2b);input2:0 a; input g1,g2a,g2b; output reg7:0 y;always (*)

2、begin if(g1 & g2a & g2b) /只有當只有當g1、g2a、g2b為為100時，譯碼器使能時，譯碼器使能begin case(a)3b000:y=8b11111110; /譯碼輸出譯碼輸出3b001:y=8b11111101;3b010:y=8b11111011;3b011:y=8b11110111;3b100:y=8b11101111;3b101:y=8b11011111;3b110:y=8b10111111;3b111:y=8b01111111;default:y=8b11111111;endcase endelse y=8b11111111; endendmodulem

3、odule ttl74148(din,ei,gs,eo,dout);input7:0 din; input ei; output reg gs,eo; output reg2:0 dout;always (ei,din) begin if(ei) begin dout=3b111;gs=1b1;eo=1b1; endelse if(din=8b111111111) begin dout=3b111;gs=1b1;eo=1b0;endelse if(!din7) begin dout=3b000;gs=1b0;eo=1b1;endelse if(!din6) begin dout=3b001;g

4、s=1b0;eo=1b1;endelse if(!din5) begin dout=3b010;gs=1b0;eo=1b1;endelse if(!din4) begin dout=3b011;gs=1b0;eo=1b1;endelse if(!din3) begin dout=3b100;gs=1b0;eo=1b1;endelse if(!din2) begin dout=3b101;gs=1b0;eo=1b1;endelse if(!din1) begin dout=3b110;gs=1b0;eo=1b1;endelse begin dout=3b111;gs=1b0;eo=1b1;end

5、 endendmodulemodule parity(even_bit,odd_bit,a);input7:0 a; output even_bit,odd_bit;assign even_bit=a; /生成偶校驗位生成偶校驗位assign odd_bit=even_bit; /生成奇校驗位生成奇校驗位endmodule 組合電路的輸入一旦有變化，輸出馬上跟著組合電路的輸入一旦有變化，輸出馬上跟著變化變化組合電路一般都用組合電路一般都用assign語句語句當用當用always描述純組合電路時，括號內的描述純組合電路時，括號內的敏感列表里要把所有的輸入列出來敏感列表里要把所有的輸入列出來【例例

6、7.29】 帶異步清帶異步清0/異步置異步置1的的JK觸發(fā)器觸發(fā)器module jkff_rs(clk,j,k,q,rs,set);input clk,j,k,set,rs; output reg q;always (posedge clk, negedge rs, negedge set)begin if(!rs) q=1b0;else if(!set) q=1b1;else case(j,k)2b00:q=q;2b01:q=1b0;2b10:q=1b1;2b11:q=q;default:q=1bx;endcaseendendmodulemodule latch1(q,d,le);input

7、 d,le; output q;assign q=le?d:q; /le為高電平時，將輸入端數(shù)據(jù)鎖存為高電平時，將輸入端數(shù)據(jù)鎖存endmodulealways (le or d) begin if(le) q=d; endassign用用always置換置換:module latch2(q,d,le,set,reset);input d,le,set,reset; output q;assign q=reset?0:(set? 1:(le?d:q);endmodulealways (le or reset or set or d) begin if(reset) q=0; else if(se

8、t) q=1; else if(le) q=d; end assign用用always置換置換:module ttl373(le,oe,q,d);input le,oe; input7:0 d; output reg7:0 q;always * /或寫為或寫為always (le,oe,d)begin if(oe & le) q=d; /或寫為或寫為if(!oe) & (le)else q=8bz;endendmodulemodule reg_w(dout,din,clk,clr);parameter WIDTH=7;input clk,clr; inputWIDTH:0 din;output

9、 regWIDTH:0 dout;always (posedge clk, posedge clr)begin if(clr) dout=0;else dout=din; endendmodule數(shù)據(jù)鎖存器和數(shù)據(jù)寄存器的區(qū)別：數(shù)據(jù)鎖存器和數(shù)據(jù)寄存器的區(qū)別：從寄存數(shù)據(jù)的角度看，鎖存器和寄存器從寄存數(shù)據(jù)的角度看，鎖存器和寄存器的功能是相同的的功能是相同的鎖存器一般是由電平信號來控制（電平鎖存器一般是由電平信號來控制（電平觸發(fā)），屬于電平敏感型觸發(fā)），屬于電平敏感型寄存器一般由同步時鐘信號控制（邊沿寄存器一般由同步時鐘信號控制（邊沿觸發(fā)）觸發(fā)）moduleupdown_count(d,clk,cle

10、ar,load,up_down,qd);input clk,clear,load,up_down;input7:0 d; output7:0 qd; reg7:0 cnt;assign qd=cnt;always (posedge clk)begin if(!clear) cnt=8h00; /同步清同步清0，低電平有效，低電平有效else if(load) cnt=d;/同步預同步預置置else if(up_down) cnt=cnt+1;/加法計加法計數(shù)數(shù)else cnt=cnt-1;/減法計減法計數(shù)數(shù)endendmodule 時序電路的輸出是由時鐘控制的時序電路的輸出是由時鐘控制的（電平

11、控制、邊沿控制）（電平控制、邊沿控制） 邊沿控制方式一定要用邊沿控制方式一定要用always語語句描述句描述 電平控制可以使用電平控制可以使用assign語句，語句，也可以使用也可以使用always語句。但使用語句。但使用always語句是要注意在敏感列表里要語句是要注意在敏感列表里要把把時鐘信號時鐘信號和所有的輸入信號都列出來。和所有的輸入信號都列出來?！纠?.39】 行為描述的三態(tài)門行為描述的三態(tài)門module tristate1(in,en,out);input in,en; output reg out;always (in or en)begin if(en) out=in; el

12、se out=1bz; endendmodulemodule tristate2(in,en,out);input in,en; output out; tri out;bufif1 b1(out,in,en);/注意三態(tài)門端口的排列順序注意三態(tài)門端口的排列順序endmodulemodule tristate3(out,in,en);input in,en; output out;assign out=en?in:1bz; /若若en=1，out=in；/若若en=0，out為高阻態(tài)為高阻態(tài)endmodulemodule bidir(y,a,en,b);input a,en; output b

13、; inout y;assign y=en?a:bz; assign b=y;endmodulemodule ttl245(a,b,oe,dir);input oe,dir; /使能信號和方向控使能信號和方向控制制inout7:0 a,b; /雙向數(shù)據(jù)線雙向數(shù)據(jù)線assign a=(oe,dir=2b00)?b:8bz;assign b=(oe,dir=2b01)?a:8bz;endmodulemodule ram_dy(addr,clk,din,wr,qout); /端口定義端口定義input6:0 addr;input clk; input7:0 din;input wr; output7

14、:0 qout;myram u1(address(addr),.clock(clk),.data(din),.wren(wr),.q(qout); /元件例化元件例化endmoduleFIFO模塊的功能仿真波形圖（模塊的功能仿真波形圖（Quartus ） D-FF designs（基本基本D觸發(fā)器觸發(fā)器）module DFF(Q, D, CLK);output Q;input D, CLK;reg Q;always (posedge CLK)beginQ = D;endendmodule帶異步清帶異步清0、異步置、異步置1的的D觸發(fā)器觸發(fā)器module DFF1(q, qn, d, clk,

15、set, reset);input d, clk, set, reset;output q, qn;reg q, qn;always (posedge clk or negedge set or negedge reset) beginif (!reset) beginq = 0;/異步清異步清0，低電平有效，低電平有效qn = 1;end else if (!set) beginq = 1;/異步置異步置1，低電平有效，低電平有效qn = 0;end else beginq = d;qn = d;end endendmodule帶同步清帶同步清0、同步置、同步置1的的D觸發(fā)器觸發(fā)器modul

16、e DFF2(q, qn, d, clk, set, reset);input d, clk, set, reset;output q, qn;reg q, qn;always (posedge clk) beginif (reset) begin q=0;qn=1; end /同步清同步清0，高電平有效，高電平有效else if (set) begin q =1;qn =0; end /同步置同步置1，高電平有效，高電平有效else begin q=d; qn=d;end endendmodule只有兩種主要的信號類型： - 寄存器類型： reg 在always 塊中被賦值的信號，往往代表

17、觸發(fā)器，但不一定是觸發(fā)器。 - 連線類型： wire 用 assign 關鍵詞指定的組合邏輯的信號或連線（也可以是組合邏輯信號）（也可以是組合邏輯信號）aout2BUFFbINVout1dout2AND2i1clkout1D QDFFvariable型變量與nets型變量的根本區(qū)別是： variable型變量需要被明確地賦值，并且在被重新賦值前一直保持原值。variable型變量必須通過過程賦值語句賦值！不能通過assign語句賦值！在過程塊內被賦值的每個信號必須定義成variable型！reg n-1:0 a; /a為為n位寄存器位寄存器reg a n-1:0 ; /a為為n個一位寄個一位寄

18、存器的存儲器存器的存儲器0n-10n-1n-2地址 Verilog 有許多語法規(guī)則與 C 語言一致。 但與 C 語言有根本的區(qū)別：- 并行性- 塊的含義： initial 塊 和 always塊 兩種賦值語句： 阻塞 賦值 “ = ” 非阻塞賦值 “= ”注1：“always” 塊語句常用于描述時序邏輯，也可描述組合邏輯。注2：“always” 塊可用多種手段來表達邏輯關系，如用if-else語句或case語句。注3： “always” 塊語句與assign語句是并發(fā)執(zhí)行的， assign語句一定要放在“always” 塊語句之外?。? 1）采用什么描述級別更合適？）采用什么描述級別更合適？系

19、統(tǒng)級描述太抽象，有時無法綜合成具體的物理系統(tǒng)級描述太抽象，有時無法綜合成具體的物理電路；門級描述要求根據(jù)邏輯功能畫出邏輯電路電路；門級描述要求根據(jù)邏輯功能畫出邏輯電路圖，對于復雜的數(shù)字系統(tǒng)很難做到；圖，對于復雜的數(shù)字系統(tǒng)很難做到；而算法級和而算法級和RTLRTL級描述級別適中，代碼不是很復級描述級別適中，代碼不是很復雜，且一般容易綜合成具體的物理電路，故建議雜，且一般容易綜合成具體的物理電路，故建議盡量采用算法級和盡量采用算法級和RTLRTL級級來描述。來描述。（2 2）怎樣減少器件邏輯資源的耗用？）怎樣減少器件邏輯資源的耗用？當器件容量有限時，為減少器件邏輯資源的耗用，當器件容量有限時，為減

20、少器件邏輯資源的耗用，建議少用建議少用if-elseif-else語句和語句和casecase語句，盡量直接使用邏語句，盡量直接使用邏輯表達式來描述系統(tǒng)的邏輯功能；輯表達式來描述系統(tǒng)的邏輯功能；或者用或者用casecase語句取代語句取代if-elseif-else語句。語句。1 1一個變量不能在多個一個變量不能在多個alwaysalways塊中被賦值！塊中被賦值！這個問題一定要注意！否則編譯不能通過。這個問題一定要注意！否則編譯不能通過。例例 帶異步清零、異步置位的D觸發(fā)器注注：當某個變量有多個觸發(fā)：當某個變量有多個觸發(fā)條件時，最好將它們放在一條件時，最好將它們放在一個個alwaysalwa

21、ys塊中，并用塊中，并用if-elseif-else語句描述在不同觸發(fā)條件下語句描述在不同觸發(fā)條件下應執(zhí)行的操作！應執(zhí)行的操作！正確正確的寫法的寫法錯誤錯誤的寫法的寫法注注：這里：這里q q和和qnqn在兩個在兩個alwaysalways塊中都被賦值！塊中都被賦值！因為因為alwaysalways塊之間是并塊之間是并行操作，造成某些語句行操作，造成某些語句可能是互相矛盾的，所可能是互相矛盾的，所以編譯器無所適從，只以編譯器無所適從，只能報錯！能報錯！2 2在在alwaysalways塊語句中，當敏感信號為兩個塊語句中，當敏感信號為兩個以上的時鐘邊沿觸發(fā)信號時，應注意不以上的時鐘邊沿觸發(fā)信號時，

22、應注意不要使用多個要使用多個if if語句！以免因邏輯關系描述語句！以免因邏輯關系描述不清晰而導致編譯錯誤。不清晰而導致編譯錯誤。 例例 在數(shù)碼管掃描顯示電路中，設計一個中間變量，將脈沖信號start轉變?yōu)殡娖叫盘杄nable 。always(posedge start or posedge reset) if (reset) enable =0; if (start) enable=1; 編譯后出現(xiàn)了多條警告信息，指明在語句編譯后出現(xiàn)了多條警告信息，指明在語句always (posedge start or posedge reset)中，變量中，變量enable不能不能被分配新的值！被分配

23、新的值！錯誤錯誤的寫法的寫法其仿真波形如下：其仿真波形如下： 注注：由于在最初一段，：由于在最初一段，startstart和和resetreset均為均為0 0，導，導致致enableenable為不定態(tài)，則為不定態(tài)，則scan_datascan_data開始加開始加1 1計數(shù)計數(shù)（正確情況應是在按下（正確情況應是在按下startstart時時scan_datascan_data才開才開始 加始 加 1 1計 數(shù)，因為此時計 數(shù)，因為此時 re s e t = 0re s e t = 0 ， 導 致， 導 致enable=1enable=1。當。當startstart和和resetreset同

24、時為同時為1 1時，時， enable為為0。)語句語句“else enable=1;”隱含了隱含了reset無效、無效、且且start有效的意思，因此與有效的意思，因此與else if(start) enable=1;效果一樣！效果一樣！正確的仿真波形如下：正確的仿真波形如下： always(posedge start or posedge reset) if (reset) enable =0; else enable=1;注注：可見在最初一段，當可見在最初一段，當start和和reset均為均為0時，時，enable被認為初值為被認為初值為0，則，則scan_data不計數(shù)，保持初值為不

25、計數(shù)，保持初值為0；一旦；一旦start有效時，則有效時，則scan_data才開始加才開始加1計數(shù)。當計數(shù)。當start和和reset同時為同時為1時，先執(zhí)行的是時，先執(zhí)行的是“if (reset) enable =0; ” ”，故，故enable仍為仍為0，則，則scan_data保持原值保持原值0。 正確正確的寫法的寫法3 3當輸出信號為總線信號時，一定要在當輸出信號為總線信號時，一定要在I/OI/O說說明中指明其位寬！否則在生成邏輯符號時，明中指明其位寬！否則在生成邏輯符號時，輸出信號被誤認為是單個信號，而沒有標明輸出信號被誤認為是單個信號，而沒有標明位寬，就不會當成總線信號。位寬，就

26、不會當成總線信號。 例例 聲明一個位寬為5的輸出信號run_cnt，其類型為reg型變量。錯誤錯誤的寫法的寫法output run_cnt;reg4:0run_cnt;正確正確的寫法的寫法output4:0 run_cnt; /這里一定要指明位寬！這里一定要指明位寬！ reg4:0run_cnt;4 4當要用到計數(shù)器時，一定要根據(jù)當要用到計數(shù)器時，一定要根據(jù)計數(shù)最大值事先計算好所需的位寬！計數(shù)最大值事先計算好所需的位寬！若位寬不夠，則計數(shù)器不能計到你若位寬不夠，則計數(shù)器不能計到你設定的最大值，當該計數(shù)器用作分設定的最大值，當該計數(shù)器用作分頻時，則輸出時鐘始終為頻時，則輸出時鐘始終為0 0，所設

27、，所設計電路將不能按預定功能正常工作！計電路將不能按預定功能正常工作！ 5 5注意程序書寫規(guī)范：語句應注意縮進，注意程序書寫規(guī)范：語句應注意縮進，if-elseif-else語句注意對齊，應添加必要的注釋！語句注意對齊，應添加必要的注釋！6 6注意區(qū)分阻塞賦值和非阻塞賦值的區(qū)別。注意區(qū)分阻塞賦值和非阻塞賦值的區(qū)別。在一個源程序中，要么都采用阻塞賦值語句，在一個源程序中，要么都采用阻塞賦值語句，要么都采用非阻塞賦值語句，最好不要混要么都采用非阻塞賦值語句，最好不要混合使用，否則可能邏輯關系出錯！合使用，否則可能邏輯關系出錯！為易于綜合，建議均采用非阻塞賦值語句！為易于綜合，建議均采用非阻塞賦值語

28、句！實實 驗驗 實驗五（一）實驗五（一） 7段段BCD碼譯碼器設計碼譯碼器設計（1）實驗目的：）實驗目的：通過設計通過設計7 7段段BCDBCD碼譯碼器學習碼譯碼器學習組合組合電路的設電路的設計方法。計方法。（2）實驗原理：）實驗原理：7段數(shù)碼是純組合電路，通常的小規(guī)模專用段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如，如74或或4000系列的器件只能作十進制系列的器件只能作十進制BCD碼譯碼，然而數(shù)碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是進制的，所以輸出表達都是16進制的，為了滿足進制的，為了滿足16進制數(shù)的譯碼顯示，最方便的方法就是利進

29、制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在用譯碼程序在FPGA/CPLD中來實現(xiàn)。下面作為中來實現(xiàn)。下面作為7段段BCD碼譯碼碼譯碼器，輸出信號器，輸出信號LED7S的的7位分別接如圖位分別接如圖6-21數(shù)碼管的數(shù)碼管的7個段，高個段，高位在左，低位在右。例如當位在左，低位在右。例如當LED7S輸出為輸出為“1101101”時，數(shù)碼時，數(shù)碼管的管的7個段：個段：g、f、e、d、c、b、a分別接分別接1、1、0、1、1、0、1；接有高電平的段發(fā)亮，于是數(shù)碼管顯示；接有高電平的段發(fā)亮，于是數(shù)碼管顯示“5”。實實 驗驗 實驗五實驗五 7段數(shù)碼顯示譯碼器設計段數(shù)碼顯示譯碼器設計圖圖6-21 共陰數(shù)

30、碼管及其電路共陰數(shù)碼管及其電路（3）實驗內容）實驗內容1：說明下面的代碼中各語句的含義，以及該例的整體功能。說明下面的代碼中各語句的含義，以及該例的整體功能。在在QuartusII上對下例進行編輯、編譯、綜合、適配、仿真，給出其所有信號上對下例進行編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形（提示：用輸入總線的方式給出輸入信號仿真數(shù)據(jù)）。的時序仿真波形（提示：用輸入總線的方式給出輸入信號仿真數(shù)據(jù)）。 實驗內容實驗內容2:把程序改成顯示十六進制后重復上述過程。把程序改成顯示十六進制后重復上述過程。module decode(a,b,c,d,e,f,g,D3,D2,D1,D0);mo

31、dule decode(a,b,c,d,e,f,g,D3,D2,D1,D0);output a,b,c,d,e,f,g;output a,b,c,d,e,f,g;input D3,D2,D1,D0;input D3,D2,D1,D0;reg a,b,c,d,e,f,g;reg a,b,c,d,e,f,g;always (D3,D2,D1,D0) always (D3,D2,D1,D0) begin begin case(D3,D2,D1,D0) case(D3,D2,D1,D0) 4d0:g,f,e,d,c,b,a=7b0111111; 4d0:g,f,e,d,c,b,a=7b0111111;

32、 4d1:g,f,e,d,c,b,a=7b0000110; 4d1:g,f,e,d,c,b,a=7b0000110; 4d2:g,f,e,d,c,b,a=7b1011011; 4d2:g,f,e,d,c,b,a=7b1011011; 4d3:g,f,e,d,c,b,a=7b1001111; 4d3:g,f,e,d,c,b,a=7b1001111; 4d4:g,f,e,d,c,b,a=7b1100110; 4d4:g,f,e,d,c,b,a=7b1100110; 4d5:g,f,e,d,c,b,a=7b1101101; 4d5:g,f,e,d,c,b,a=7b1101101; 4d6:g,f,e

33、,d,c,b,a=7b1111101;4d6:g,f,e,d,c,b,a=7b1111101; 4d7:g,f,e,d,c,b,a=7b0000111; 4d7:g,f,e,d,c,b,a=7b0000111; 4d8:g,f,e,d,c,b,a=7b1111111;4d8:g,f,e,d,c,b,a=7b1111111; 4d9:g,f,e,d,c,b,a=7b1101111;4d9:g,f,e,d,c,b,a=7b1101111; default:g,f,e,d,c,b,a=7bx; default:g,f,e,d,c,b,a=7bx; endcase endcaseendendendmo

34、duleendmodulemodule decode4_7(decodeout,indec);output6:0 decodeout;input3:0 indec; reg6:0 decodeout;always (indec) begin case(indec) /用case語句進行譯碼 4d0:decodeout=7b1111110; 4d1:decodeout=7b0110000; 4d2:decodeout=7b1101101; 4d3:decodeout=7b1111001; 4d4:decodeout=7b0110011; 4d5:decodeout=7b1011011; 4d6:

35、decodeout=7b1011111; 4d7:decodeout=7b1110000; 4d8:decodeout=7b1111111; 4d9:decodeout=7b1111011; default: decodeout=7bx; endcase endendmodule引腳鎖定引腳鎖定輸入最輸入最高位：高位：D3可選擇數(shù)碼管可選擇數(shù)碼管8顯示譯碼輸出顯示譯碼輸出數(shù)碼管數(shù)碼管7段段引腳名引腳名PIO46到到PIO40輸入次輸入次高位：高位：D2輸入次輸入次低位：低位：D1輸入最輸入最低位：低位：D0（4）實驗報告：）實驗報告：將實驗原理、程序各個語句的含義、將實驗原理、程序各個語句的含

36、義、 編譯仿真波形、仿真波形分析結果、硬件測試實驗結編譯仿真波形、仿真波形分析結果、硬件測試實驗結果寫進實驗報告。果寫進實驗報告。4個鍵輸入：個鍵輸入：“1011”對應顯示：對應顯示：“B”電路模式為：電路模式為：“6”4個鍵輸入：個鍵輸入：“0101”對應顯示：對應顯示：“5”電路模式為：電路模式為：“6”實實 驗驗 實驗五實驗五(二二) 含異步清含異步清0和同步時鐘使能的和同步時鐘使能的4位加法計數(shù)器位加法計數(shù)器(1) 實驗目的：實驗目的：學習計數(shù)器的設計、仿真和硬件測試，進一步學習計數(shù)器的設計、仿真和硬件測試，進一步熟悉用熟悉用Verilog HDL設計設計時序時序電路技術。電路技術。(

37、2)實驗原理實驗原理:本例是用本例是用verilog HDL描述設計一個描述設計一個含異步清含異步清0 0和和同步時鐘使能的同步時鐘使能的4 4位加法計數(shù)器。位加法計數(shù)器。 resetreset是異步清是異步清0信號信號，高電平有效，高電平有效,當當reset為為1時將時將“0000”加載加載于輸出端；于輸出端；clk是時鐘信號；是時鐘信號；en為同步計數(shù)使能為同步計數(shù)使能端，當端，當en為為0時，允許計數(shù)器計數(shù)（加一）時，允許計數(shù)器計數(shù)（加一）。module counter(clk,reset,en,out,cout);input clk,reset,en;output cout;outpu

38、t 3:0 out;reg 3:0 q;always (posedge clk or posedge reset)begin if(reset) q=0; else if(!en) q=q+1;endassign out=q;assign cout=q0&q1&q2&q3;endmodule（3）實驗內容在QuartusII上對參考設計代碼（或自己另設計一個同樣功能的計數(shù)器）進行編輯、編譯、綜合、適配、仿真。說明參考設計中各語句的作用，給出其所有信號的時序仿真波形。（4）實驗報告：）實驗報告：將實驗原理、程序各個語句的含義、編譯仿將實驗原理、程序各個語句的含義、編譯仿真波形、仿真波形分析結果真

39、波形、仿真波形分析結果(包括：各個信號的作用、時鐘包括：各個信號的作用、時鐘周期是多少、什么時間有復位信號且復位信號高或低有效、周期是多少、什么時間有復位信號且復位信號高或低有效、使能信號同樣、輸出情況等等使能信號同樣、輸出情況等等)、實驗結果寫進實驗報告、實驗結果寫進實驗報告。實實 驗驗 實驗五實驗五 頂層電路設計頂層電路設計 計數(shù)器和譯碼器連接電路的頂層文件原理圖計數(shù)器和譯碼器連接電路的頂層文件原理圖(1) 實驗目的：實驗目的：學習學習Verilog HDL的多層次設計方法。的多層次設計方法。(2)實驗原理實驗原理:把前兩個實驗結果當做兩個底層設計，設計一個頂層結構電路，把頂層電路的連接關系用文本描把頂層電路的連接關系用文本描述出來（使用模塊調用的方法，可以用名稱關聯(lián)或位述出來（使用模塊調用的方法，可以用名稱關聯(lián)或位置關聯(lián)），置關聯(lián)），可以把計數(shù)器的計算結果用數(shù)碼管顯示出來。（3）實驗內容）實驗內容1：在在QuartusII上對上面的頂層電路上對上面的頂層電路進行編輯、編譯、綜合、適配、仿真。給出其所有信進行編輯、編譯、綜合、適配、仿真。給出其所有信號的時序仿真波形。號的時序仿真波形。 實驗內容實驗內容2：使用文本描述的方法設計頂層