第6章數(shù)字電路ppt

1、數(shù)字邏輯設(shè)計(jì)基礎(chǔ)數(shù)字邏輯設(shè)計(jì)基礎(chǔ)第第 6 6 章組合邏輯電路章組合邏輯電路 組合邏輯電路組合邏輯電路及特點(diǎn)及特點(diǎn)組合邏輯電路中的競爭冒險(xiǎn)組合邏輯電路中的競爭冒險(xiǎn)MSIMSI構(gòu)成的組合邏輯電路的分析與設(shè)計(jì)構(gòu)成的組合邏輯電路的分析與設(shè)計(jì)常用組合邏輯電路常用組合邏輯電路組合邏輯電路的組合邏輯電路的分析和設(shè)計(jì)方法分析和設(shè)計(jì)方法本章小結(jié)本章小結(jié)主要內(nèi)容主要內(nèi)容本章目標(biāo)本章目標(biāo) 本章目標(biāo)本章目標(biāo)n了解全加器、譯碼器、編碼器、數(shù)據(jù)選擇了解全加器、譯碼器、編碼器、數(shù)據(jù)選擇器的器的vhdl描述；描述；n掌握掌握SSI組合邏輯電路的分析與設(shè)計(jì)方法；組合邏輯電路的分析與設(shè)計(jì)方法；n掌握常用中規(guī)模組合邏輯器件的基本結(jié)

2、構(gòu)掌握常用中規(guī)模組合邏輯器件的基本結(jié)構(gòu)及擴(kuò)展應(yīng)用；及擴(kuò)展應(yīng)用；n掌握基于掌握基于QuartusII的圖形輸入法設(shè)計(jì)仿真的圖形輸入法設(shè)計(jì)仿真組合邏輯電路。組合邏輯電路。關(guān)鍵術(shù)語：關(guān)鍵術(shù)語： SSI組合邏輯電路組合邏輯電路MSI組合邏輯電路組合邏輯電路6.16.1特點(diǎn)與功能描述特點(diǎn)與功能描述組合邏輯電路組合邏輯電路 電路在任一時(shí)刻的輸出狀態(tài)僅取決于該時(shí)刻輸入信號的狀態(tài)，而與電路原有狀態(tài)無關(guān) 一個(gè)封裝內(nèi)部的邏輯門個(gè)數(shù)小于12個(gè)的集成電路 一個(gè)封裝內(nèi)部有12100個(gè)等效邏輯門的集成電路。 1. 1.組合邏輯電路示意圖組合邏輯電路示意圖000111101111011()()()nnmmnFfAAAFf

3、AAAFfAAA， ， ， ，2.2.組合邏輯電路的特點(diǎn)與描述方法組合邏輯電路的特點(diǎn)與描述方法 組合邏輯電路的邏輯功能特點(diǎn)：組合邏輯電路的邏輯功能特點(diǎn)： 沒有存儲和記憶作用。沒有存儲和記憶作用。 組合邏輯電路的組成特點(diǎn)：組合邏輯電路的組成特點(diǎn)： 由門電路構(gòu)成，不含存儲元件，只存在從輸入到由門電路構(gòu)成，不含存儲元件，只存在從輸入到輸出的通路，沒有反饋回路。輸出的通路，沒有反饋回路。 組合邏輯電路的描述方法：組合邏輯電路的描述方法： 邏輯表達(dá)式、真值表、卡諾圖和邏輯圖，還可以邏輯表達(dá)式、真值表、卡諾圖和邏輯圖，還可以用硬件描述語言用硬件描述語言VHDL和和Verilog 來描述。來描述。主要要求：

4、主要要求：掌握掌握SSISSI組合邏輯電路組合邏輯電路分析與設(shè)計(jì)的基本方分析與設(shè)計(jì)的基本方法法。熟練掌握熟練掌握邏輯表達(dá)式、真值表、卡諾圖和邏邏輯表達(dá)式、真值表、卡諾圖和邏輯圖輯圖表示法。表示法。 SSI SSI構(gòu)成的組合邏輯電路構(gòu)成的組合邏輯電路 的分析與設(shè)計(jì)的分析與設(shè)計(jì) 6.26.2.1 SSI6.2.1 SSI組合邏輯電路的基本分析方法組合邏輯電路的基本分析方法分析思路：分析思路：基本步驟：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。從而確定電路的邏輯功能。 根據(jù)給定邏輯圖根據(jù)給定邏輯圖寫出輸出邏輯式寫出輸出邏

5、輯式，并進(jìn)行必要的化簡，并進(jìn)行必要的化簡列真值表列真值表分析邏輯功能分析邏輯功能 例例6-1 6-1 分析下圖所示電路的邏輯功能。分析下圖所示電路的邏輯功能。解：解： ( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式( (3) )分析邏輯功能分析邏輯功能( (2) )列邏輯函數(shù)真值表列邏輯函數(shù)真值表1111000YBA輸輸 出出輸輸 入入00根據(jù)同或功能可列出真值表如上表；根據(jù)同或功能可列出真值表如上表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。者是分析電路的常用方法，下面介紹之。通過分析真值表通過分析真值表特點(diǎn)來說明功能。特

6、點(diǎn)來說明功能。 A、B 兩個(gè)輸入變量的狀態(tài)相同時(shí)，輸出兩個(gè)輸入變量的狀態(tài)相同時(shí)，輸出為為 1，否則輸出為，否則輸出為 0。因此，圖示電路為同或。因此，圖示電路為同或電路，實(shí)現(xiàn)了兩個(gè)變量的同或邏輯功能。電路，實(shí)現(xiàn)了兩個(gè)變量的同或邏輯功能。01112131FABFAFAABABFBFB ABB A423FF FAB BAABABAB4FFA BA B 例例 分析下圖電路的邏輯功能。分析下圖電路的邏輯功能。解：解：( (2) )列真值表列真值表( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式111011101001110010100000F2F1X BA輸輸 出出輸輸 入入010110011010

7、0101可列出真值表為可列出真值表為1FXAX AXA( (3) )分析邏輯功能分析邏輯功能電路實(shí)現(xiàn)了兩個(gè)變量電路實(shí)現(xiàn)了兩個(gè)變量 和和 的原碼、反碼轉(zhuǎn)換。是的原碼、反碼轉(zhuǎn)換。是一個(gè)兩位數(shù)碼的原碼、反碼轉(zhuǎn)換電路，其輸入變量一個(gè)兩位數(shù)碼的原碼、反碼轉(zhuǎn)換電路，其輸入變量 為轉(zhuǎn)換控制信號。為轉(zhuǎn)換控制信號。2FXBX BXBAB6.2.2 SSI6.2.2 SSI構(gòu)成的組合邏輯電路設(shè)計(jì)構(gòu)成的組合邏輯電路設(shè)計(jì)基本步驟：基本步驟： 分析設(shè)計(jì)要求并分析設(shè)計(jì)要求并列出真值表列出真值表求最簡輸出求最簡輸出邏輯式邏輯式畫邏輯圖。畫邏輯圖。 首先分析給定問題，弄清楚輸入變量和輸出變量是首先分析給定問題，弄清楚輸入變量

8、和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值哪些，并規(guī)定它們的符號與邏輯取值( (即規(guī)定它們何時(shí)即規(guī)定它們何時(shí)取值取值 0 ，何時(shí)取值，何時(shí)取值1) ) 。然后分析輸出變量和輸入變量。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變?nèi)缓蟾鶕?jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。換為與門類型對應(yīng)的最簡式。 根據(jù)簡化或變換后的邏輯函數(shù)表達(dá)式畫出邏輯電路圖?！纠?-3】某大樓電梯系統(tǒng)設(shè)有某大樓電梯系統(tǒng)設(shè)有3部電梯，

9、為了監(jiān)測電梯運(yùn)行情況，需要設(shè)部電梯，為了監(jiān)測電梯運(yùn)行情況，需要設(shè)計(jì)一個(gè)電梯運(yùn)行情況監(jiān)測電路，規(guī)定只要有計(jì)一個(gè)電梯運(yùn)行情況監(jiān)測電路，規(guī)定只要有2部以上電梯運(yùn)行，則監(jiān)測電路部以上電梯運(yùn)行，則監(jiān)測電路輸出電梯系統(tǒng)正常工作信號，否則輸出電梯系統(tǒng)故障信號。試用與非門和或輸出電梯系統(tǒng)正常工作信號，否則輸出電梯系統(tǒng)故障信號。試用與非門和或非門分別設(shè)計(jì)該電梯系統(tǒng)運(yùn)行情況監(jiān)測電路。非門分別設(shè)計(jì)該電梯系統(tǒng)運(yùn)行情況監(jiān)測電路。解：（解：（1）根據(jù)題意，輸入變量用）根據(jù)題意，輸入變量用A,B.C分別表示分別表示3部電梯的運(yùn)行狀態(tài)，輸部電梯的運(yùn)行狀態(tài)，輸出變量用出變量用F表示監(jiān)測電路輸出信號狀態(tài)。輸入變量用邏輯表示監(jiān)測電

10、路輸出信號狀態(tài)。輸入變量用邏輯1表示電梯正在運(yùn)表示電梯正在運(yùn)行，用邏輯行，用邏輯0表示電梯停止運(yùn)行；輸出變量用邏輯表示電梯停止運(yùn)行；輸出變量用邏輯1表示系統(tǒng)運(yùn)行正常，用邏表示系統(tǒng)運(yùn)行正常，用邏輯輯0表示系統(tǒng)運(yùn)行故障。由此可列出如下所示真值表。表示系統(tǒng)運(yùn)行故障。由此可列出如下所示真值表。FABCABCABCABCFBCACAB (4) 畫邏輯圖畫邏輯圖（2）根據(jù)真值表寫出輸出邏輯函數(shù)表達(dá)式）根據(jù)真值表寫出輸出邏輯函數(shù)表達(dá)式（3）用卡諾圖進(jìn)行化簡?？傻煤喕倪壿嫳磉_(dá)式）用卡諾圖進(jìn)行化簡?？傻煤喕倪壿嫳磉_(dá)式實(shí)現(xiàn)實(shí)現(xiàn)【例【例6-36-3】設(shè)計(jì)的電路可有多個(gè)不同的方案。下面介紹設(shè)計(jì)的電路可有多個(gè)不同的

11、方案。下面介紹兩種常用的方案兩種常用的方案。 方案一：用與非門實(shí)現(xiàn)方案一：用與非門實(shí)現(xiàn)將簡化后表達(dá)式變換為與非將簡化后表達(dá)式變換為與非- -與非表達(dá)式與非表達(dá)式FBCACABBC AC AB方案二：用或非門實(shí)現(xiàn)方案二：用或非門實(shí)現(xiàn)由卡諾圖圈由卡諾圖圈0 0，化簡出最簡或與式，進(jìn)而變換為或非，化簡出最簡或與式，進(jìn)而變換為或非- -或非表或非表達(dá)式達(dá)式)()()FBCACABBCACAB（解：解：(1) 根據(jù)題意列出真值表根據(jù)題意列出真值表（2 2）用卡諾圖化筒）用卡諾圖化筒【例【例6-4】試分別用邏輯門和】試分別用邏輯門和VHDL語言設(shè)計(jì)一個(gè)語言設(shè)計(jì)一個(gè)8421碼轉(zhuǎn)換成碼轉(zhuǎn)換成5421碼的碼組變

12、換電路。碼的碼組變換電路。(用邏輯門用邏輯門實(shí)現(xiàn)實(shí)現(xiàn))由卡諾圖化簡由卡諾圖化簡 ( (注意無關(guān)項(xiàng)的使用注意無關(guān)項(xiàng)的使用) )可得如下邏輯函數(shù)表達(dá)式：可得如下邏輯函數(shù)表達(dá)式：3210YABCBDYADBC DYADBCCDYADABDBC D（3 3）根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯圖）根據(jù)邏輯函數(shù)表達(dá)式畫出邏輯圖2用用VHDL實(shí)現(xiàn)實(shí)現(xiàn) 利用上面已推出的邏輯函數(shù)表達(dá)式，結(jié)構(gòu)體采用數(shù)據(jù)流描述。其利用上面已推出的邏輯函數(shù)表達(dá)式，結(jié)構(gòu)體采用數(shù)據(jù)流描述。其VHDL程程序如下：序如下： library ieee; use ieee.std_logic_1164.all;entity xiti309 is por

13、t(a,b,c,d:in std_logic;y3,y2,y1,y0:out std_logic);end;architecture xiti309ar of xiti309 is begin y3=a or (b and c) or (b and d); y2=(a and d) or (b and (not c) and (not d); y1=(a and (not d) or (not b) and c) or (c and d); y0=(a and (not d) or (not a) and (not b) and d) or (b and c and (not d);end x

14、iti309ar;3210YABCBDYADBC DYADBCCDYADABDBC D* *【例例6-56-5】在只有原變量輸入、沒有反變量輸入條件下，在只有原變量輸入、沒有反變量輸入條件下，用最少與非門實(shí)現(xiàn)下列函數(shù)。用最少與非門實(shí)現(xiàn)下列函數(shù)。()(4 5 6 7 8 9 10 11 12 13 14)F ABCDm， ， ， ， ， ， ，F(xiàn)ABABBCAD由式畫出的邏輯電路如由式畫出的邏輯電路如下下圖圖所示所示（2 2）對簡化式做如下變換）對簡化式做如下變換: :FABABBCAD 利用多余項(xiàng)定理利用多余項(xiàng)定理，ABACBCABAC添加多余項(xiàng)（生成項(xiàng)）添加多余項(xiàng)（生成項(xiàng)） ABADABAD

15、BDABBCABBCACFABABADBCBDAC原式變?yōu)樵阶優(yōu)?)()FA BCDB ACDABCDB ACDAABCDB ABCD合并尾部因子合并尾部因子FAABCDB ABCDAABCD B ABCD變?yōu)榕c非變?yōu)榕c非-與非式與非式畫邏電路輯圖畫邏電路輯圖6.3 常用組合邏輯電路常用組合邏輯電路6.3.1加法器加法器半加器：半加器：只考慮本位兩個(gè)二進(jìn)制數(shù)相加，而不考慮來自低只考慮本位兩個(gè)二進(jìn)制數(shù)相加，而不考慮來自低 位進(jìn)位數(shù)相加的運(yùn)算電路。位進(jìn)位數(shù)相加的運(yùn)算電路。 全加器：全加器：除考慮本位兩個(gè)二進(jìn)制數(shù)相加外，還考慮來自低除考慮本位兩個(gè)二進(jìn)制數(shù)相加外，還考慮來自低 位進(jìn)位數(shù)相加的運(yùn)算電路

16、。位進(jìn)位數(shù)相加的運(yùn)算電路。 串行進(jìn)位：串行進(jìn)位：電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，各全加器由低位電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，各全加器由低位 到高位逐位傳遞進(jìn)位信號。到高位逐位傳遞進(jìn)位信號。 超前進(jìn)位：超前進(jìn)位：電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，通過快速進(jìn)位電電路進(jìn)行二進(jìn)制加法運(yùn)算時(shí)，通過快速進(jìn)位電 路幾乎同時(shí)產(chǎn)生進(jìn)位信號。路幾乎同時(shí)產(chǎn)生進(jìn)位信號。 1.1.半加器半加器（加法器基本單元）加法器基本單元）半加器半加器 Half Adder，簡稱，簡稱 HA。它只將兩個(gè)。它只將兩個(gè) 1 位位二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。1011010101100000CSBA輸輸 出出輸輸

17、入入ABSCCOSAB ABABCABSCAB全加器全加器Full Adder，簡稱，簡稱FA。能將本位的兩個(gè)。能將本位的兩個(gè)二進(jìn)制數(shù)和相鄰低位來的進(jìn)位數(shù)進(jìn)行相加。二進(jìn)制數(shù)和相鄰低位來的進(jìn)位數(shù)進(jìn)行相加。1111110011101010100110110010100110000000Ci+1SiCiBiAi輸輸 出出輸入輸入AiBiSiCiCOCICi-1iiiiSABC+1()iiiiiiCAB CA B 用用VHDLVHDL描述一位全加器描述一位全加器nlibrary ieee;nuse ieee.std_logic_1164.all;nentity adder isn port (ai,

18、bi, ci : in std_logic; n si, co : out std_logic); nend adder;narchitecture adder of adder is nbeginnsi= ai xor bi xor ci;ncooutpoutpoutpoutpoutpoutpoutpoutpoutpled7 led7 led7 led7 led7 led7 led7 led7 led7 led7 led7 =0000000; -不顯示 end case; end process;end behv;6.3.3編碼器編碼器 主要要求：主要要求： 理解編碼的概念。理解編碼的概念。

19、 理解常用編碼器的類型、邏輯功能和使用方法。理解常用編碼器的類型、邏輯功能和使用方法。編碼器的概念與類型編碼器的概念與類型 編碼編碼 將具有特定含義的信息編將具有特定含義的信息編成相應(yīng)二進(jìn)制代碼的過程。成相應(yīng)二進(jìn)制代碼的過程。 實(shí)現(xiàn)編碼功能的電路實(shí)現(xiàn)編碼功能的電路 編碼器編碼器 二進(jìn)制普通編碼器二進(jìn)制普通編碼器 二二- -十進(jìn)制普通編碼器十進(jìn)制普通編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器編碼器( (即即Encoder) ) 被編被編信號信號 二進(jìn)制二進(jìn)制代碼代碼 編編碼碼器器 I1I2I3I4I5I6I7Y0Y1Y23 位二進(jìn)制位二進(jìn)制編碼器編碼器用用 n 位二進(jìn)制數(shù)碼對位二進(jìn)制數(shù)碼對 2n 個(gè)個(gè)

20、輸入信號進(jìn)行編碼的電路。輸入信號進(jìn)行編碼的電路。 由圖可寫出編碼器由圖可寫出編碼器的輸出邏輯函數(shù)為的輸出邏輯函數(shù)為由上式可列出真值表為由上式可列出真值表為原原碼碼輸輸出出Y0=A1A3A5A7Y2=A4A5A6A7Y1=A2A3A6A7I0省略不畫省略不畫 8 個(gè)需要編碼個(gè)需要編碼的輸入信號的輸入信號輸出輸出 3 位位二進(jìn)制碼二進(jìn)制碼A1A2A3A4A5A6A7Y0Y1Y21111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2A7A6A5A4A3A2A1A0輸輸

21、 出出輸輸 入入被編信號高電平有效。被編信號高電平有效。 8 線線 3 線編碼器線編碼器1.1.二進(jìn)制普通編碼器二進(jìn)制普通編碼器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 碼編碼器碼編碼器將將 0 9 十個(gè)十十個(gè)十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制代碼的電路。又稱代碼的電路。又稱十十進(jìn)制編碼器進(jìn)制編碼器。 I0省略不畫省略不畫輸出輸出 4 位位二進(jìn)制代碼二進(jìn)制代碼原碼輸出原碼輸出A1A2A3A4A5A6A7Y0Y1Y2A8A9Y31001100000000000010100000000111000100000000110000100000010100000100000

22、0010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1A0輸出輸出輸入輸入10 線線 4 線線編碼器編碼器被編信號被編信號高電平有效高電平有效2. 2. 二十進(jìn)制普通編碼器二十進(jìn)制普通編碼器CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十進(jìn)制優(yōu)先編碼器十進(jìn)制優(yōu)先編碼器 74LS147I9 = 1，I8 = 0 時(shí)時(shí)，不論不論 I0 I7 為為 0 還是還是 1，電路只，電路只對對 I8 進(jìn)行編進(jìn)行編碼，輸出反碼碼，輸出反

23、碼 0111。反碼輸出反碼輸出被編信號輸入，被編信號輸入，( (省省略了略了 I0) )，低電平有效。，低電平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3A9A8A7A6A5A4A3A2A1輸出輸出輸入輸入 I9 = 0 時(shí)時(shí)，不論其他，不論其他 Ii 為為 0 還是還是 1，電路只，電路只對對 I9 進(jìn)行進(jìn)行編碼編碼，輸出，輸出 Y3Y2Y1Y0 = 0110，為反碼，其原碼為，為反碼，其原碼為 1001。11101001100

24、1111111111111無編碼請求無編碼請求Y3Y2Y1Y0=1111依依次次類類推推74LS147A8A1A2A3A4A5A6A7Y0Y1Y2Y3A9被編信號優(yōu)先級別從高到低被編信號優(yōu)先級別從高到低依次為依次為 A9、A8、A7、A6、A5、 A4、A3、A2、A1、A0，輸入輸出，輸入輸出信號均為低電平有效。信號均為低電平有效。3.3.優(yōu)先編碼器優(yōu)先編碼器 ( (即即 Priority Priority EncoderEncoder) ) 允許同時(shí)輸入數(shù)個(gè)編碼信號，并只對其中允許同時(shí)輸入數(shù)個(gè)編碼信號，并只對其中優(yōu)先權(quán)最高的信號進(jìn)行編碼輸出的電路。優(yōu)先權(quán)最高的信號進(jìn)行編碼輸出的電路。 用用

25、VHDLVHDL描述描述4 4線線-2-2線優(yōu)先編碼器線優(yōu)先編碼器library ieee;use ieee.std_logic_1164.all; entity encoder is port(a:in std_logic_vector(3 downto 0); y:out std_logic_vector(1 downto 0); eo:out std_logic);end encoder;architecture encoderp of encoder is begin process(a) begin if a(3)=1 then y=11; eo=1; elsif a(2)=1 th

26、en y=10; eo=1; elsif a(1)=1 then y=01; eo=1; elsif a(0)=1 then y=00; eo=1; elsif a=0000 then y=00; eo=0; end if; end process;end encoderp;應(yīng)用實(shí)例應(yīng)用實(shí)例3 3【例【例6-16】 水箱水位監(jiān)測顯示電路設(shè)計(jì)水箱水位監(jiān)測顯示電路設(shè)計(jì) 已知一個(gè)水箱高已知一個(gè)水箱高10米，為了監(jiān)測水箱水位的變化情米，為了監(jiān)測水箱水位的變化情況，試設(shè)計(jì)一個(gè)水箱中水面高度監(jiān)測顯示電路。顯示分辨率況，試設(shè)計(jì)一個(gè)水箱中水面高度監(jiān)測顯示電路。顯示分辨率以整數(shù)米（以整數(shù)米（m）為單位。）為單位

27、。編碼和譯碼的對應(yīng)轉(zhuǎn)換真值表編碼和譯碼的對應(yīng)轉(zhuǎn)換真值表水箱水位監(jiān)測顯示電路原理水箱水位監(jiān)測顯示電路原理圖圖1T9T 圖中圖中 為水箱水位監(jiān)測探頭，其給出的數(shù)據(jù)作為優(yōu)為水箱水位監(jiān)測探頭，其給出的數(shù)據(jù)作為優(yōu)先編碼器的輸入，優(yōu)先編碼器的輸出經(jīng)非門反相后送給七段顯先編碼器的輸入，優(yōu)先編碼器的輸出經(jīng)非門反相后送給七段顯示譯碼器，譯碼器輸出直接驅(qū)動數(shù)碼管顯示水位高度。示譯碼器，譯碼器輸出直接驅(qū)動數(shù)碼管顯示水位高度。數(shù)據(jù)分配器數(shù)據(jù)分配器: : 根據(jù)地址碼的要求，將一路數(shù)據(jù)根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去的電路。分配到指定輸出通道上去的電路。Demultiplexer，簡稱簡稱DMUXY0

28、DY1Y2Y34 路數(shù)據(jù)分配器工作示意圖路數(shù)據(jù)分配器工作示意圖A1A0一路輸入一路輸入多路輸出多路輸出地址碼輸入地址碼輸入10Y1 = DD6.3.4 數(shù)據(jù)分配器數(shù)據(jù)分配器010110210010YDA AYDA AYDA AYDA A用用VHDL語言描述語言描述1分分4路數(shù)據(jù)分配器路數(shù)據(jù)分配器library ieee;use ieee.std_logic_1164.all;entity mux4t1 is port ( s1, s2:in std_logic; datain:in std_logic; a, b, c, d:out std_logic);end mux4t1;architec

29、ture one of mux4t1 issignal s:std_logic_vector( 1 downto 0 );signal dataout:std_logic_vector( 3 downto 0 );begin s dataout dataout dataout dataout dataout = zzzz;end case;end process;a=dataout(0);b=dataout(1);c=dataout(2);d=dataout(3);end architecture one; 下下圖是用圖是用3線線-8線譯碼器線譯碼器74LS138構(gòu)成的構(gòu)成的1路路-8路反碼路

30、反碼或原碼輸出的數(shù)據(jù)分配器。圖（或原碼輸出的數(shù)據(jù)分配器。圖（a）是反碼輸出的數(shù)據(jù)分）是反碼輸出的數(shù)據(jù)分配器，圖（配器，圖（b）是原碼輸出的數(shù)據(jù)分配器，）是原碼輸出的數(shù)據(jù)分配器，圖（圖（b）圖（圖（a）主要要求：主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用理解常用數(shù)據(jù)選擇器的邏輯功能及其使用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用掌握用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路的方法。的方法。6.3.56.3.5數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0YD1D2D34 選選 1 數(shù)據(jù)選擇器工作示意圖數(shù)據(jù)選擇器工作示意圖A1A01.1.數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)據(jù)選擇器

31、數(shù)據(jù)選擇器: : 根據(jù)地址碼的要求，從多路輸入信號中根據(jù)地址碼的要求，從多路輸入信號中 選擇其中一路輸出的電路選擇其中一路輸出的電路. .又稱多路選擇器又稱多路選擇器( (Multiplexer，簡稱，簡稱MUX) )或多路開關(guān)。或多路開關(guān)。多路輸入多路輸入一路輸出一路輸出地址碼輸入地址碼輸入10Y=D1D1常用常用 2 選選 1、4 選選 1、8 選選 1和和 16 選選 1 等數(shù)據(jù)選擇器。等數(shù)據(jù)選擇器。 數(shù)據(jù)選擇器的輸入信號個(gè)數(shù)數(shù)據(jù)選擇器的輸入信號個(gè)數(shù) N 與地址與地址碼個(gè)數(shù)碼個(gè)數(shù) n 的關(guān)系為的關(guān)系為 N = 2n用用VHDL語言描述語言描述4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器library i

32、eee;use ieee.std_logic_1164.all;entity mux41 is port (inp: in std_logic_vector(3 downto 0); a,b:in std_logic; y:out std_logic);end entity mux41;architecture art of mux41 is signal sel:std_logic_vector(1 downto 0); Begin sel=b&a; process(inp,sel) is begin if (sel=00) then y=inp(0); elsif (sel=01) the

33、n y=inp(1); elsif (sel=10) then y=inp(2); else yB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB) BAABBABAYBABAYBAAAY=+=)=(=)( 2.2.多位數(shù)值比較器多位數(shù)值比較器可利用可利用 1 位數(shù)值比較器構(gòu)成位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進(jìn)行比較。比較原理：從最高位開始逐步向低位進(jìn)行比較。例如例如 比較比較 A = A3A2A1A0 和和 B = B3B2B1B0 的大?。旱拇笮。?若若 A3 B3，則，則 A B；若；若 A3 B3，則，則 A B2，則，則 A B

34、；若；若 A2 B2，則，則 A B；若；若 A2 = B2，則再去比較更低位。，則再去比較更低位。 依次類推，直至最低位比較結(jié)束。依次類推，直至最低位比較結(jié)束。 圖為圖為4位數(shù)值比較器位數(shù)值比較器74LS85的邏輯能示意圖，圖中的邏輯能示意圖，圖中 和和 為兩組相比較的為兩組相比較的4位二進(jìn)制數(shù)的位二進(jìn)制數(shù)的輸入端輸入端 ， 和和 為級聯(lián)輸入端為級聯(lián)輸入端， 和和 為比較結(jié)果輸出端。為比較結(jié)果輸出端。3210AAAA、3210BBBB、()()A BA BII、()A BI()()A BA BFF,74LS85的邏輯的邏輯符號符號圖圖74LS85的功能表的功能表應(yīng)用實(shí)例應(yīng)用實(shí)例6 【例例6-

35、216-21】兩路數(shù)字溫度監(jiān)測比較電路兩路數(shù)字溫度監(jiān)測比較電路 當(dāng)當(dāng)A 路監(jiān)測到的溫度高于路監(jiān)測到的溫度高于B 路監(jiān)測到的溫度時(shí)綠燈亮，當(dāng)路監(jiān)測到的溫度時(shí)綠燈亮，當(dāng)A 路監(jiān)測到的路監(jiān)測到的溫度低于溫度低于 B路監(jiān)測到的溫度時(shí)紅燈亮，兩路監(jiān)測到的溫度相等黃燈亮。路監(jiān)測到的溫度時(shí)紅燈亮，兩路監(jiān)測到的溫度相等黃燈亮。主要要求：主要要求： 掌握常用掌握常用MSI組合邏輯電路的設(shè)計(jì)與分析。組合邏輯電路的設(shè)計(jì)與分析。6.4 6.4 采用采用MSIMSI的組合邏輯電路的分析與設(shè)計(jì)的組合邏輯電路的分析與設(shè)計(jì)掌握掌握MSI組合邏輯電路設(shè)計(jì)的比較法、擴(kuò)展法組合邏輯電路設(shè)計(jì)的比較法、擴(kuò)展法和降維圖法。和降維圖法。6

36、.4.1中規(guī)模集成器件構(gòu)成的組合電路的設(shè)計(jì)中規(guī)模集成器件構(gòu)成的組合電路的設(shè)計(jì)基本步驟基本步驟根據(jù)題意列真值表；根據(jù)題意列真值表； (2) (2) 由真值表寫邏輯函數(shù)表達(dá)式，將要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式變換成由真值表寫邏輯函數(shù)表達(dá)式，將要實(shí)現(xiàn)的邏輯函數(shù)表達(dá)式變換成與所用中規(guī)模集成器件邏輯函數(shù)表達(dá)式相似的形式，比較邏輯函數(shù)表與所用中規(guī)模集成器件邏輯函數(shù)表達(dá)式相似的形式，比較邏輯函數(shù)表達(dá)式（比較法）；邏輯函數(shù)比較可能出現(xiàn)下列幾種情況：達(dá)式（比較法）；邏輯函數(shù)比較可能出現(xiàn)下列幾種情況： 若要實(shí)現(xiàn)的組合邏輯函數(shù)表達(dá)式與某種中規(guī)模集成器件的邏若要實(shí)現(xiàn)的組合邏輯函數(shù)表達(dá)式與某種中規(guī)模集成器件的邏輯函數(shù)表達(dá)式形式

37、上完全一致，則可選用該種器件實(shí)現(xiàn)設(shè)計(jì)；輯函數(shù)表達(dá)式形式上完全一致，則可選用該種器件實(shí)現(xiàn)設(shè)計(jì)； 若要實(shí)現(xiàn)的組合邏輯函數(shù)表達(dá)式是某種中規(guī)模集成器件的邏若要實(shí)現(xiàn)的組合邏輯函數(shù)表達(dá)式是某種中規(guī)模集成器件的邏輯函數(shù)表達(dá)式的一部分，則只需對器件多余的輸入端作適當(dāng)處理輯函數(shù)表達(dá)式的一部分，則只需對器件多余的輸入端作適當(dāng)處理(接接1或接或接0)即可。即可。 若要實(shí)現(xiàn)的組合邏輯函數(shù)的變量比某種中規(guī)模集成器件的輸若要實(shí)現(xiàn)的組合邏輯函數(shù)的變量比某種中規(guī)模集成器件的輸入變量多，則可通過擴(kuò)展法或降維的方法來實(shí)現(xiàn)設(shè)計(jì)。入變量多，則可通過擴(kuò)展法或降維的方法來實(shí)現(xiàn)設(shè)計(jì)。(3) (3) 根據(jù)比較結(jié)果，畫出邏輯電路圖。根據(jù)比較結(jié)

38、果，畫出邏輯電路圖。1 1用具有用具有n n 個(gè)地址輸入端的中規(guī)模集成器件實(shí)現(xiàn)個(gè)地址輸入端的中規(guī)模集成器件實(shí)現(xiàn) n n變量邏輯函數(shù)變量邏輯函數(shù)（1）用譯碼器設(shè)計(jì)組合邏輯電路）用譯碼器設(shè)計(jì)組合邏輯電路 由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的最小項(xiàng)，而任何組合邏輯函數(shù)都可以變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)任何組合邏標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實(shí)現(xiàn)任何組合邏輯函數(shù)。輯函數(shù)。 當(dāng)譯碼器輸出低電平有效時(shí)，選用與非門；當(dāng)譯碼器輸出低電平有效時(shí)，選用與非門； 當(dāng)譯碼器輸出高電

39、平有效時(shí)，選用或門當(dāng)譯碼器輸出高電平有效時(shí)，選用或門。【例【例6-22】 試用試用3線線-8線譯碼器線譯碼器74LS138和門電路實(shí)現(xiàn)和門電路實(shí)現(xiàn)下列多輸出邏輯函數(shù)：下列多輸出邏輯函數(shù)：123FACABCABCFABCABCBCFAABC解：解： 將將13FF化為最小項(xiàng)之和形式化為最小項(xiàng)之和形式1345621347334576FACABCABCABCABCABCABCmmmmFABCABCBCABCABCABCABCmmmmFAABCABCABCABCABCABCmmmmm210AAABAC，07mmiY 令令，將，將用譯碼器的輸出用譯碼器的輸出表示，因此有表示，因此有/p>

40、347134733456734567Fm m m mY Y Y YFm m m mY Y Y YFm m m m mY Y Y Y Y 根據(jù)上式式可畫出根據(jù)上式式可畫出13FF的邏輯電路圖。的邏輯電路圖。（2 2）用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)）用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù) 由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時(shí)，輸出為時(shí)，輸出為地址輸入變量全體最小項(xiàng)的和。地址輸入變量全體最小項(xiàng)的和。 例如例如 4 選選 1 數(shù)據(jù)選擇器的輸出數(shù)據(jù)選擇器的輸出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 當(dāng)當(dāng) D0 = D1 = D2 = D3 = 1 時(shí)，時(shí)，Y

41、= m0 + m1+ m2 + m3 。 當(dāng)當(dāng) D0 D3 為為 0、1 的不同組合時(shí)，的不同組合時(shí)，Y 可輸出不同的可輸出不同的 最小項(xiàng)表達(dá)式。最小項(xiàng)表達(dá)式。而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，而任何一個(gè)邏輯函數(shù)都可表示成最小項(xiàng)表達(dá)式，當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接輸入變量個(gè)數(shù)相同時(shí)，可直接將邏輯函數(shù)輸入變將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。量有序地接數(shù)據(jù)選擇器的地址輸入端。因此因此用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)用數(shù)據(jù)選擇器可實(shí)現(xiàn)任何組合邏輯函數(shù)。 CT74LS151 有有 A2、A1 、A0 三

42、個(gè)地址輸入端，三個(gè)地址輸入端，正好用以輸入三變量正好用以輸入三變量 A、B、C 。 例例 試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)試用數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù) Y = AB + AC + BC 。該題可用代數(shù)法或卡諾圖法求解。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)為三變量函數(shù) ，故選用故選用 8 選選 1 數(shù)據(jù)選擇器，現(xiàn)數(shù)據(jù)選擇器，現(xiàn)選用選用 74LS151。代代 數(shù)數(shù) 法法 求求 解解解：解：( (2) )寫出邏輯函數(shù)的寫出邏輯函數(shù)的最小項(xiàng)表達(dá)式最小項(xiàng)表達(dá)式Y(jié) = AB + AC + BC = ABC + ABC + ABC + ABC( (3) ) 寫出數(shù)據(jù)選擇器的輸出表達(dá)式寫出數(shù)據(jù)選擇器的輸出表達(dá)式Y(jié)=

43、A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A1A0D7( (4) )比較比較 Y 和和 Y兩式中最小項(xiàng)的對應(yīng)關(guān)系兩式中最小項(xiàng)的對應(yīng)關(guān)系( (1) )選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器令令 A = A2 ，B = A1 ，C = A0則則 Y= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABCABCABCABC+ 為使為使 Y = Y，應(yīng)令，應(yīng)令D0 = D1 = D2 = D4= 0

44、D3 = D5 = D6 = D7 = 1( (5) )畫連線圖畫連線圖74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得輸出函數(shù)即可得輸出函數(shù)D0D2D1D4D7D6D5D31( (1) )選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器選用選用 74LS151( (2) )畫出畫出 Y 和數(shù)據(jù)選擇器輸出和數(shù)據(jù)選擇器輸出 Y 的卡諾圖的卡諾圖( (3) )比較邏輯函數(shù)比較邏輯函數(shù) Y 和和 Y 的卡諾圖的卡諾圖設(shè)設(shè) Y = Y 、A = A2、B = A1、C = A0對比兩張卡諾圖后得對比兩張卡諾圖后得D0 = D1 = D2 = D4 = 0D3 = D5 = D6 = D7

45、 = 1( (4) )畫連線圖畫連線圖ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的的卡卡諾諾圖圖A2A1A00100 01 11 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的的 卡卡 諾諾 圖圖 1 1 1 1 D6 D7D5 D3卡卡 諾諾 圖圖 法法 求求 解解解：解：與代數(shù)法所得圖相同與代數(shù)法所得圖相同nm()mn2用具有用具有個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)變量邏輯變量邏輯函數(shù)函數(shù)（1）用兩片）用兩片 n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn) m變量邏輯變量邏輯函數(shù)函數(shù)（擴(kuò)展法）（擴(kuò)展法）【例例6-24】

46、用雙用雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LSl53和少量邏輯門實(shí)現(xiàn)和少量邏輯門實(shí)現(xiàn)邏輯函數(shù)邏輯函數(shù)。FABAC解：先將解：先將74LSl53擴(kuò)展成擴(kuò)展成8選選l數(shù)據(jù)選擇器，再用數(shù)據(jù)選擇器，再用8選選1數(shù)據(jù)選數(shù)據(jù)選擇器設(shè)計(jì)電路。擇器設(shè)計(jì)電路。 寫出邏輯函數(shù)寫出邏輯函數(shù) 的標(biāo)準(zhǔn)與的標(biāo)準(zhǔn)與-或表達(dá)式或表達(dá)式02357FABACABCABCABCABCABCmmmmm 寫出數(shù)據(jù)選擇器輸出邏輯函數(shù)寫出數(shù)據(jù)選擇器輸出邏輯函數(shù) 的表達(dá)式，的表達(dá)式，1001011021031001011021032100101102103210010110210300112233405162121(1111)2(2222)(

47、1111)(2222)(1111)(222YYYST A ADA ADA ADA ADST A ADA ADA ADA A DAA ADA ADA ADA ADAA ADA ADA ADA ADmDmDmDmDmDmDmDm7300112233445566772)Dm Dm Dm Dm Dm Dm Dm Dm D 畫出畫出 和和 的卡諾圖，如圖所示，的卡諾圖，如圖所示， (a) 的卡諾圖；的卡諾圖； (b) 的卡諾圖的卡諾圖210AABACA、FY1460235701DDDDDDDD，比較和兩個(gè)卡諾圖可得 畫邏輯圖。根據(jù)上式可畫出圖（畫邏輯圖。根據(jù)上式可畫出圖（b）所示的邏輯圖）所示的邏輯圖（

48、b）210AABACA、FY1460235701DDDDDDDD，比較和兩個(gè)卡諾圖可得 畫邏輯圖。根據(jù)上式可畫出圖（畫邏輯圖。根據(jù)上式可畫出圖（b）所示的邏輯圖）所示的邏輯圖（b）（2）用具有用具有 n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn) m變量邏輯變量邏輯函數(shù)函數(shù)（代數(shù)法）（代數(shù)法）【例例6-25】 用一個(gè)用一個(gè)4選選1數(shù)據(jù)選擇器（數(shù)據(jù)選擇器（1/2 74LSl53）和門電路）和門電路實(shí)現(xiàn)邏輯函數(shù)。實(shí)現(xiàn)邏輯函數(shù)。FABAC解：解： 寫出邏輯函數(shù)寫出邏輯函數(shù) 的與的與-或表達(dá)式或表達(dá)式()FABACABCABCABCABCABCABCAB CCABCABC 寫出寫出4選選1

49、數(shù)據(jù)選擇器輸出邏輯函數(shù)數(shù)據(jù)選擇器輸出邏輯函數(shù)Y的表達(dá)式的表達(dá)式 10010110210310010110210311(1111)1111YST A ADA ADA ADA ADA ADA ADA ADA AD 比較比較 和和 兩式兩式10AABA、1FYF1Y可得可得 ，且，且設(shè)設(shè)012311111DCDDCDC 畫邏輯圖。根據(jù)上式可畫出圖所示的邏輯圖畫邏輯圖。根據(jù)上式可畫出圖所示的邏輯圖（3）用具有用具有 n個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn)個(gè)地址輸入端的數(shù)據(jù)選擇器實(shí)現(xiàn) m變量邏變量邏輯函數(shù)輯函數(shù)（降維圖）（降維圖） 一般將卡諾圖的變量數(shù)稱為該圖的維數(shù)。如果把某些一般將卡諾圖的變量數(shù)稱為該圖的維數(shù)

50、。如果把某些變量也作為卡諾圖小方格內(nèi)的值，則會減少卡諾圖的維數(shù)，變量也作為卡諾圖小方格內(nèi)的值，則會減少卡諾圖的維數(shù)，這種卡諾圖稱為降維卡諾圖，簡稱降維圖。作為降維圖小這種卡諾圖稱為降維卡諾圖，簡稱降維圖。作為降維圖小方格中的值的那些變量稱為記圖變量，每一個(gè)記圖變量均方格中的值的那些變量稱為記圖變量，每一個(gè)記圖變量均可由表達(dá)式可由表達(dá)式xFxG 來描述，其中記圖變量為來描述，其中記圖變量為 x。對于原卡諾圖。對于原卡諾圖(或降維圖或降維圖)中，當(dāng)中，當(dāng) x=0 時(shí)，原圖單元值為時(shí)，原圖單元值為F ，X=1 時(shí)，原時(shí)，原圖單元值為圖單元值為G ，則在新的降維圖對應(yīng)單元中填入子函，則在新的降維圖對應(yīng)

51、單元中填入子函數(shù)數(shù) 。其中。其中 F和和G 可以為可以為0，可以為，可以為1，可以為某，可以為某另一變量，也可以為某一函數(shù)。另一變量，也可以為某一函數(shù)。xFxG【例例6-26】分別用一片分別用一片8選數(shù)據(jù)選擇器和一片選數(shù)據(jù)選擇器和一片4選數(shù)據(jù)選選數(shù)據(jù)選擇器實(shí)現(xiàn)以下函數(shù)擇器實(shí)現(xiàn)以下函數(shù)FACABDABCDABC D解：解： 作出作出 的卡諾圖和降維圖，如圖中的卡諾圖和降維圖，如圖中(a)、(b)、(c)所示，所示，其中把其中把 D和和C 分別作為分別作為3變量降維圖和變量降維圖和2變量降維圖的記圖變量降維圖的記圖變量。變量。畫出畫出8選選1和和4選選1數(shù)據(jù)選擇器卡諾圖數(shù)據(jù)選擇器卡諾圖 將函數(shù)降維

52、圖將函數(shù)降維圖(b)和和(c)分別與分別與8選選1和和4選選1數(shù)據(jù)選擇器卡諾數(shù)據(jù)選擇器卡諾圖比較可得：圖比較可得：0571324601DDDDDDDDDD0123DCDDCCDDC DDCD采用采用8選選1數(shù)據(jù)選擇器時(shí)數(shù)據(jù)選擇器時(shí)采用采用4選選1數(shù)據(jù)選擇器時(shí)數(shù)據(jù)選擇器時(shí) 由上兩式分別畫出邏輯電路，如圖所示。由上兩式分別畫出邏輯電路，如圖所示。(a)用用8選選1數(shù)據(jù)選擇器實(shí)現(xiàn)數(shù)據(jù)選擇器實(shí)現(xiàn) (b) 用用4選選1數(shù)據(jù)選擇器實(shí)數(shù)據(jù)選擇器實(shí)6.4.2 中規(guī)模集成器件構(gòu)成的組合電路的分析中規(guī)模集成器件構(gòu)成的組合電路的分析基本分析步驟如下：基本分析步驟如下：（1）對給定的邏輯電路圖加以分析，根據(jù)電路的）對給定的邏輯電路圖加以分析，根據(jù)電路的復(fù)雜程度和器件類型，將電路劃分為一個(gè)或多個(gè)邏輯復(fù)雜程度和器件類型，將電路劃分為一個(gè)或多個(gè)邏輯功能塊；功能塊；（2）寫出功能塊的邏輯函數(shù)表達(dá)式；）寫出功能塊