第5章存儲(chǔ)體系及結(jié)構(gòu)03

1、計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理第第5章章5.1 存儲(chǔ)系統(tǒng)的組成存儲(chǔ)系統(tǒng)的組成5.2 主存儲(chǔ)器的組織主存儲(chǔ)器的組織5.3 半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.5 提高提高主存讀寫速度的主存讀寫速度的技術(shù)技術(shù)5.6 多體交叉存儲(chǔ)技術(shù)多體交叉存儲(chǔ)技術(shù)5.7 高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器5.8 虛擬存儲(chǔ)器虛擬存儲(chǔ)器計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.4.1 主存容量的擴(kuò)展主存容量的擴(kuò)展 要組成一個(gè)主存，首先要考慮選片的問(wèn)要組成一個(gè)主存，首先要考慮選片的問(wèn)題，然后就是如何把芯片連接起來(lái)的問(wèn)題

2、。題，然后就是如何把芯片連接起來(lái)的問(wèn)題。根據(jù)存儲(chǔ)器所要求的容量和選定的存儲(chǔ)芯片根據(jù)存儲(chǔ)器所要求的容量和選定的存儲(chǔ)芯片的容量，就可以計(jì)算出總的芯片數(shù)，即的容量，就可以計(jì)算出總的芯片數(shù)，即 總?cè)萘靠側(cè)萘啃酒萘啃酒萘靠偲瑪?shù)總片數(shù)計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制1.位擴(kuò)展位擴(kuò)展 位擴(kuò)展指只位擴(kuò)展指只在位數(shù)方向擴(kuò)展在位數(shù)方向擴(kuò)展（加大字（加大字長(zhǎng)），而芯片的字?jǐn)?shù)和存儲(chǔ)器的字?jǐn)?shù)是一致長(zhǎng)），而芯片的字?jǐn)?shù)和存儲(chǔ)器的字?jǐn)?shù)是一致的。位擴(kuò)展的連接方式是將各存儲(chǔ)芯片的地的。位擴(kuò)展的連接方式是將各存儲(chǔ)芯片的地址線、片選線和讀址線、片選線和讀/寫線相應(yīng)地并聯(lián)起來(lái)，寫線相應(yīng)地

3、并聯(lián)起來(lái)，而將各芯片的數(shù)據(jù)線單獨(dú)列出。而將各芯片的數(shù)據(jù)線單獨(dú)列出。 如用如用64K1的的SRAM芯片組成芯片組成64K8的存儲(chǔ)器，需要的存儲(chǔ)器，需要8個(gè)芯片。個(gè)芯片。 容量容量 地址地址 數(shù)據(jù)數(shù)據(jù) 存儲(chǔ)器存儲(chǔ)器 64K8 16 8 存儲(chǔ)芯片存儲(chǔ)芯片 64K1 16 1計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制64K8 芯片組 A15A0D7D0_CS_WE_CSA0A15D0D7_WE64K112345678I/OI/OI/OI/OI/OI/OI/OI/O. . .地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線.計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)

4、器的連接與控制 當(dāng)當(dāng)CPU訪問(wèn)該存儲(chǔ)器時(shí)，其發(fā)出的地訪問(wèn)該存儲(chǔ)器時(shí)，其發(fā)出的地址和控制信號(hào)同時(shí)傳給址和控制信號(hào)同時(shí)傳給8個(gè)芯片，選中每個(gè)個(gè)芯片，選中每個(gè)芯片的同一單元，其單元的內(nèi)容被同時(shí)讀至芯片的同一單元，其單元的內(nèi)容被同時(shí)讀至數(shù)據(jù)總線的相應(yīng)位，或?qū)?shù)據(jù)總線上的內(nèi)容數(shù)據(jù)總線的相應(yīng)位，或?qū)?shù)據(jù)總線上的內(nèi)容分別同時(shí)寫入相應(yīng)單元。分別同時(shí)寫入相應(yīng)單元。D0D6D7D7 D0CSA15 A0WE64K164K164K1計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制2.字?jǐn)U展字?jǐn)U展 字?jǐn)U展是指字?jǐn)U展是指僅在字?jǐn)?shù)方向擴(kuò)展，而位僅在字?jǐn)?shù)方向擴(kuò)展，而位數(shù)不變數(shù)不變。字?jǐn)U展將芯片的

5、地址線、數(shù)據(jù)線、。字?jǐn)U展將芯片的地址線、數(shù)據(jù)線、讀讀/寫線并聯(lián)，由片選信號(hào)來(lái)區(qū)分各個(gè)芯片。寫線并聯(lián)，由片選信號(hào)來(lái)區(qū)分各個(gè)芯片。 如用如用16K8的的SRAM組成組成64K8的存的存儲(chǔ)器，需要儲(chǔ)器，需要4個(gè)芯片。個(gè)芯片。 容量容量 地址地址 數(shù)據(jù)數(shù)據(jù) 存儲(chǔ)器存儲(chǔ)器 64K8 16 8 存儲(chǔ)芯片存儲(chǔ)芯片 16K8 14 8計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制16K816K816K816K8_WE_CSD7D0A15A0A13A0A15A14_WE_WE_WE_WED7D0D7D0D7D0A13A0_CS_CS_CS_CSA13A0A13A0譯碼器_Y3_Y2

6、_Y1_Y0.。A13A0D7D064K8 芯片組 A15A0D7D0_CS_WE計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制D7 D0CS0A13 A0WE16K816K816K816K82:4譯碼器A14A15CS1CS2CS3計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 在同一時(shí)間內(nèi)四個(gè)芯片中只能有一個(gè)在同一時(shí)間內(nèi)四個(gè)芯片中只能有一個(gè)芯片被選中。四個(gè)芯片的地址分配如下：芯片被選中。四個(gè)芯片的地址分配如下： 第一片第一片 最低地址最低地址 0000H 最高地址最高地址 3FFFH 第二片第二片 最低地址最低地址 4000H 最

7、高地址最高地址 7FFFH 第三片第三片 最低地址最低地址 8000H 最高地址最高地址 BFFFH 第四片第四片 最低地址最低地址 C000H 最高地址最高地址 FFFFH計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制3.字和位同時(shí)擴(kuò)展字和位同時(shí)擴(kuò)展 當(dāng)構(gòu)成一個(gè)容量較大的存儲(chǔ)器時(shí)，往當(dāng)構(gòu)成一個(gè)容量較大的存儲(chǔ)器時(shí)，往往需要往需要在字?jǐn)?shù)方向和位數(shù)方向上同時(shí)擴(kuò)展在字?jǐn)?shù)方向和位數(shù)方向上同時(shí)擴(kuò)展，這將是前兩種擴(kuò)展的組合，實(shí)現(xiàn)起來(lái)也是這將是前兩種擴(kuò)展的組合，實(shí)現(xiàn)起來(lái)也是很容易的。很容易的。 如用如用16K4的的SRAM組成組成64K8的存的存儲(chǔ)器，需要儲(chǔ)器，需要8個(gè)芯片。個(gè)

8、芯片。 容量容量 地址地址 數(shù)據(jù)數(shù)據(jù) 存儲(chǔ)器存儲(chǔ)器 64K8 16 8 存儲(chǔ)芯片存儲(chǔ)芯片 16K4 14 4注意計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制2:4譯碼器D7 D0A13 A0WED7 D4D3D016K416K416K416K416K416K416K416K4CS0A14A15CS1CS2CS3計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.4.2 存儲(chǔ)芯片的地址分配和片選存儲(chǔ)芯片的地址分配和片選 CPU要實(shí)現(xiàn)對(duì)存儲(chǔ)單元的訪問(wèn)，首先要實(shí)現(xiàn)對(duì)存儲(chǔ)單元的訪問(wèn)，首先要選擇存儲(chǔ)芯片，即進(jìn)行片選；然后再?gòu)囊x擇存儲(chǔ)芯片，即進(jìn)

9、行片選；然后再?gòu)倪x中的芯片中依地址碼選擇出相應(yīng)的存儲(chǔ)選中的芯片中依地址碼選擇出相應(yīng)的存儲(chǔ)單元，以進(jìn)行數(shù)據(jù)的存取，這稱為字選。單元，以進(jìn)行數(shù)據(jù)的存取，這稱為字選。片內(nèi)的字選是由片內(nèi)的字選是由CPU送出的送出的N條低位地址線條低位地址線完成的，地址線直接接到所有存儲(chǔ)芯片的完成的，地址線直接接到所有存儲(chǔ)芯片的地址輸入端（地址輸入端（N由片內(nèi)存儲(chǔ)容量由片內(nèi)存儲(chǔ)容量2N 決定），決定），而片選信號(hào)則是通過(guò)高位地址得到的。實(shí)而片選信號(hào)則是通過(guò)高位地址得到的。實(shí)現(xiàn)片選的方法可分為現(xiàn)片選的方法可分為3種：即線選法、全譯種：即線選法、全譯碼法和部分譯碼法。碼法和部分譯碼法。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主

10、存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制1.線選法線選法 線選法就是用除片內(nèi)尋址外的高位地址線選法就是用除片內(nèi)尋址外的高位地址線直接（或經(jīng)反相器）分別接至各個(gè)存儲(chǔ)芯線直接（或經(jīng)反相器）分別接至各個(gè)存儲(chǔ)芯片的片選端，當(dāng)某地址線信息為片的片選端，當(dāng)某地址線信息為“0”時(shí)，就時(shí)，就選中與之對(duì)應(yīng)的存儲(chǔ)芯片。請(qǐng)注意，這些片選中與之對(duì)應(yīng)的存儲(chǔ)芯片。請(qǐng)注意，這些片選地址線每次尋址時(shí)只能有一位有效，不允選地址線每次尋址時(shí)只能有一位有效，不允許同時(shí)有多位有效，這樣才能保證每次只選許同時(shí)有多位有效，這樣才能保證每次只選中一個(gè)芯片（或組）。中一個(gè)芯片（或組）。芯片芯片 A14A11 A10A0 地址范圍地址范圍 0#

11、 1 1 1 0 000 7000 111 77FFH 1# 1 1 0 1 000 6800 111 6FFFH計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理 2# 1 0 1 1 000 5800 111 5FFFH 3# 0 1 1 1 000 3800 111 3FFFH 線選法的優(yōu)點(diǎn)是不需要地址譯碼器，線線選法的優(yōu)點(diǎn)是不需要地址譯碼器，線路簡(jiǎn)單，選擇芯片不需要外加邏輯電路，但路簡(jiǎn)單，選擇芯片不需要外加邏輯電路，但僅適用于連接存儲(chǔ)芯片較少的場(chǎng)合。同時(shí)，僅適用于連接存儲(chǔ)芯片較少的場(chǎng)合。同時(shí)，線選法不能充分利用系統(tǒng)的存儲(chǔ)器空間，且線選法不能充分利用系統(tǒng)的存儲(chǔ)器空間，且把地址空間分成了相互隔離的區(qū)域，給編程把

12、地址空間分成了相互隔離的區(qū)域，給編程帶來(lái)了一定的困難。帶來(lái)了一定的困難。5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制2.全譯碼法全譯碼法 全譯碼法將片內(nèi)尋址外的全部高位地全譯碼法將片內(nèi)尋址外的全部高位地址線作為地址譯碼器的輸入，把經(jīng)譯碼器址線作為地址譯碼器的輸入，把經(jīng)譯碼器譯碼后的輸出作為各芯片的片選信號(hào)，將譯碼后的輸出作為各芯片的片選信號(hào)，將它們分別接到存儲(chǔ)芯片的片選端，以實(shí)現(xiàn)它們分別接到存儲(chǔ)芯片的片選端，以實(shí)現(xiàn)對(duì)存儲(chǔ)芯片的選擇。對(duì)存儲(chǔ)芯片的選擇。 全譯碼法的優(yōu)點(diǎn)是每片（或組）芯片全譯碼法的優(yōu)點(diǎn)是每片（或組）芯片

13、的地址范圍是唯一確定的，而且是連續(xù)的，的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴(kuò)展，不會(huì)產(chǎn)生地址重疊的存儲(chǔ)區(qū)，也便于擴(kuò)展，不會(huì)產(chǎn)生地址重疊的存儲(chǔ)區(qū)，但全譯碼法對(duì)譯碼電路要求較高。但全譯碼法對(duì)譯碼電路要求較高。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制芯片芯片 A19A13 A12 A11 A10A0 地址范圍地址范圍 0# 0 0 0 0 000 00000 111 007FFH 1# 0 0 0 1 000 00800 111 00FFFH 2# 0 0 1 0 000 01000 111 017FFH 3# 0 0 1 1 000 01800 111

14、01FFFH計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制3.部分譯碼部分譯碼 所謂部分譯碼即用片內(nèi)尋址外的高位地所謂部分譯碼即用片內(nèi)尋址外的高位地址的一部分來(lái)譯碼產(chǎn)生片選信號(hào)。址的一部分來(lái)譯碼產(chǎn)生片選信號(hào)。 如用如用4片片2K8的存儲(chǔ)芯片組成的存儲(chǔ)芯片組成8K8存存儲(chǔ)器，需要四個(gè)片選信號(hào)，因此只要用兩位儲(chǔ)器，需要四個(gè)片選信號(hào)，因此只要用兩位地址線來(lái)譯碼產(chǎn)生。設(shè)地址總線有地址線來(lái)譯碼產(chǎn)生。設(shè)地址總線有20位位（A19A0），則尋址），則尋址8K8存儲(chǔ)器時(shí)，無(wú)論存儲(chǔ)器時(shí)，無(wú)論A19 A13 取何值，只要取何值，只要A12 =A11 =0，而均選，而均選中第一片，只要

15、中第一片，只要A12 =0，A11 =1，均選中第二，均選中第二片，片，。也就是說(shuō)，。也就是說(shuō)，8K RAM中的任一個(gè)中的任一個(gè)存儲(chǔ)單元，都對(duì)應(yīng)有存儲(chǔ)單元，都對(duì)應(yīng)有2(20-13) =27 個(gè)地址，這種個(gè)地址，這種一個(gè)存儲(chǔ)單元出現(xiàn)多個(gè)地址的現(xiàn)象稱地址重一個(gè)存儲(chǔ)單元出現(xiàn)多個(gè)地址的現(xiàn)象稱地址重疊。疊。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 從地址分從地址分布來(lái)看，這布來(lái)看，這8KB存儲(chǔ)器實(shí)存儲(chǔ)器實(shí)際上占用了際上占用了CPU全部的空全部的空間（間（1MB）。）。每片每片2K8的的存儲(chǔ)芯片有存儲(chǔ)芯片有1/4M=256K的的地址重疊區(qū)。地址重疊區(qū)。 0000H000

16、00H07FFH007FFH0FFFH00FFFH17FFH017FFH1FFFH01FFFH027FFH0800H1000H1800H00800H01000H01800H02000H0123012301232K2K2K2K2K2K2K2K8K8存儲(chǔ)器存儲(chǔ)器1M8存儲(chǔ)空間存儲(chǔ)空間8K8K計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 令未用到的高位地址全為令未用到的高位地址全為0，這樣確，這樣確定的存儲(chǔ)器地址稱為基本地址，本例中定的存儲(chǔ)器地址稱為基本地址，本例中8K8存儲(chǔ)器的基本地址即存儲(chǔ)器的基本地址即00000H01FFFH。部分譯碼法較全譯碼法簡(jiǎn)單，。部分譯碼

17、法較全譯碼法簡(jiǎn)單，但存在地址重疊區(qū)。但存在地址重疊區(qū)。 計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.4.3 主存儲(chǔ)器和主存儲(chǔ)器和CPU的連接的連接1.主存和主存和CPU之間的硬連接之間的硬連接 主存與主存與CPU的硬連接有三組連線：地的硬連接有三組連線：地址總線（址總線（AB）、數(shù)據(jù)總線（）、數(shù)據(jù)總線（DB）和控制總）和控制總線（線（CB）。此時(shí)，我們把主存看作一個(gè)黑）。此時(shí)，我們把主存看作一個(gè)黑盒子，存儲(chǔ)器地址寄存器（盒子，存儲(chǔ)器地址寄存器（MAR）和存儲(chǔ)）和存儲(chǔ)器數(shù)據(jù)寄存器（器數(shù)據(jù)寄存器（MDR）是主存和）是主存和CPU之間之間的接口。的接口。MAR可以

18、接受來(lái)自程序計(jì)數(shù)器的可以接受來(lái)自程序計(jì)數(shù)器的指令地址或來(lái)自運(yùn)算器的操作數(shù)地址，以指令地址或來(lái)自運(yùn)算器的操作數(shù)地址，以確定要訪問(wèn)的單元。確定要訪問(wèn)的單元。MDR是向主存寫入數(shù)是向主存寫入數(shù)據(jù)或從主存讀出數(shù)據(jù)的緩沖部件。據(jù)或從主存讀出數(shù)據(jù)的緩沖部件。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制主存容量主存容量2k字字字長(zhǎng)字長(zhǎng) n位位地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線ReadWriteMFCk位位n位位CPUMDRMAR計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制2.CPU對(duì)主存的基本操作對(duì)主存的基本操作 CPU與主存的硬連接是兩個(gè)部件之

19、間與主存的硬連接是兩個(gè)部件之間聯(lián)系的物理基礎(chǔ)，而兩個(gè)部件之間還有軟聯(lián)系的物理基礎(chǔ)，而兩個(gè)部件之間還有軟連接，即連接，即CPU向主存發(fā)出的讀或?qū)懨?，向主存發(fā)出的讀或?qū)懨?，這才是兩個(gè)部件之間有效工作的關(guān)鍵。這才是兩個(gè)部件之間有效工作的關(guān)鍵。 CPU對(duì)主存進(jìn)行讀對(duì)主存進(jìn)行讀/寫操作時(shí)，首先寫操作時(shí)，首先CPU在地址總線上給出地址信號(hào)，然后發(fā)在地址總線上給出地址信號(hào)，然后發(fā)出相應(yīng)的讀或?qū)懨?，并在?shù)據(jù)總線上交出相應(yīng)的讀或?qū)懨?，并在?shù)據(jù)總線上交換信息。換信息。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制(1)讀讀 讀操作是指從讀操作是指從CPU送來(lái)的地址所指定的送來(lái)

20、的地址所指定的存儲(chǔ)單元中取出信息，再送給存儲(chǔ)單元中取出信息，再送給CPU，其操作，其操作過(guò)程是：過(guò)程是： 地址地址MARAB CPU將地址信號(hào)送至將地址信號(hào)送至地址總線地址總線 Read CPU發(fā)讀命令發(fā)讀命令 Wait for MFC 等待存儲(chǔ)器工作完成等待存儲(chǔ)器工作完成信號(hào)信號(hào) (MAR)DBMDR 讀出信息經(jīng)數(shù)據(jù)總線讀出信息經(jīng)數(shù)據(jù)總線送至送至CPU計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制主存容量主存容量2k字字字長(zhǎng)字長(zhǎng) n位位地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線ReadWriteMFCk位位n位位CPUMDRMARMARMDR計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5

21、.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制(2)寫寫 寫操作是指將要寫入的信息存入寫操作是指將要寫入的信息存入CPU所指定的存儲(chǔ)單元中，其操作過(guò)程是：所指定的存儲(chǔ)單元中，其操作過(guò)程是： 地址地址MARAB CPU將地址信號(hào)送至地將地址信號(hào)送至地址總線址總線 數(shù)據(jù)數(shù)據(jù)MDRDB CPU將要寫入的數(shù)據(jù)送將要寫入的數(shù)據(jù)送至數(shù)據(jù)總線至數(shù)據(jù)總線 Write CPU發(fā)寫命令發(fā)寫命令 Wait for MFC 等待存儲(chǔ)器工作完成信等待存儲(chǔ)器工作完成信號(hào)號(hào) 計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制主存容量主存容量2k字字字長(zhǎng)字長(zhǎng) n位位地址總線地址總線數(shù)據(jù)總線數(shù)據(jù)總線R

22、eadWriteMFCk位位n位位CPUMDRMARMARMDR計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 由于由于CPU和主存的速度存在著差距，所和主存的速度存在著差距，所以兩者之間的速度匹配是很關(guān)鍵的，通常有以兩者之間的速度匹配是很關(guān)鍵的，通常有兩種匹配方式：同步存儲(chǔ)器讀取和異步存儲(chǔ)兩種匹配方式：同步存儲(chǔ)器讀取和異步存儲(chǔ)器讀取。上面給出的讀器讀取。上面給出的讀/寫基本操作是以異寫基本操作是以異步存儲(chǔ)器讀取來(lái)考慮的，步存儲(chǔ)器讀取來(lái)考慮的，CPU和主存間沒(méi)有和主存間沒(méi)有統(tǒng)一的時(shí)鐘，由存儲(chǔ)器工作完成信號(hào)統(tǒng)一的時(shí)鐘，由存儲(chǔ)器工作完成信號(hào)（MFC）通知）通知CPU存

23、儲(chǔ)器工作已完成。存儲(chǔ)器工作已完成。 對(duì)于同步存儲(chǔ)器讀取，對(duì)于同步存儲(chǔ)器讀取，CPU和主存采用和主存采用統(tǒng)一時(shí)鐘，因?yàn)橹鞔嫠俣容^慢，所以統(tǒng)一時(shí)鐘，因?yàn)橹鞔嫠俣容^慢，所以CPU與與之配合必須放慢速度。在這種存儲(chǔ)器中，不之配合必須放慢速度。在這種存儲(chǔ)器中，不需要存儲(chǔ)器工作完成信號(hào)。需要存儲(chǔ)器工作完成信號(hào)。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.4.4 PC系列微機(jī)的存儲(chǔ)器接口系列微機(jī)的存儲(chǔ)器接口 數(shù)據(jù)總線一次能并行傳送的位數(shù)，稱數(shù)據(jù)總線一次能并行傳送的位數(shù)，稱為總線的數(shù)據(jù)通路寬度，常見的有為總線的數(shù)據(jù)通路寬度，常見的有8位、位、16位、位、32位、位、64位幾

24、種。但大多數(shù)主存儲(chǔ)器常位幾種。但大多數(shù)主存儲(chǔ)器常采取字節(jié)編址，每次訪存允許讀采取字節(jié)編址，每次訪存允許讀/寫寫8位，以位，以適應(yīng)對(duì)字符類信息的處理。適應(yīng)對(duì)字符類信息的處理。1. 8位存儲(chǔ)器接口位存儲(chǔ)器接口 如果數(shù)據(jù)總線為如果數(shù)據(jù)總線為8位（如微機(jī)系統(tǒng)中的位（如微機(jī)系統(tǒng)中的PC總線），而主存按字節(jié)編址，則匹配關(guān)總線），而主存按字節(jié)編址，則匹配關(guān)系比較簡(jiǎn)單。一個(gè)總線周期中讀系比較簡(jiǎn)單。一個(gè)總線周期中讀/寫寫8位。位。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制2. 16位存儲(chǔ)器接口位存儲(chǔ)器接口 對(duì)于對(duì)于16位的微處理器位的微處理器8086（或（或80286），），在

25、一個(gè)總線周期內(nèi)可讀在一個(gè)總線周期內(nèi)可讀/寫兩個(gè)字節(jié)，即先寫兩個(gè)字節(jié)，即先送出偶地址，然后同時(shí)讀送出偶地址，然后同時(shí)讀/寫這個(gè)偶地址單寫這個(gè)偶地址單元和隨后的奇地址單元，用低元和隨后的奇地址單元，用低8位數(shù)據(jù)總線位數(shù)據(jù)總線傳送偶地址單元的數(shù)據(jù)，用高傳送偶地址單元的數(shù)據(jù)，用高8位數(shù)據(jù)總線位數(shù)據(jù)總線傳送奇地址單元的數(shù)據(jù)，這樣讀傳送奇地址單元的數(shù)據(jù)，這樣讀/寫的字寫的字（16位）被稱為規(guī)則字。如果讀位）被稱為規(guī)則字。如果讀/寫的是非寫的是非規(guī)則字，即是從奇地址開始的字，這時(shí)需規(guī)則字，即是從奇地址開始的字，這時(shí)需要安排兩個(gè)總線周期才能實(shí)現(xiàn)。要安排兩個(gè)總線周期才能實(shí)現(xiàn)。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4

26、主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 為了實(shí)現(xiàn)這樣的傳送，需要將存儲(chǔ)器分為了實(shí)現(xiàn)這樣的傳送，需要將存儲(chǔ)器分為兩個(gè)存儲(chǔ)體，一個(gè)存儲(chǔ)體的地址均為偶數(shù)，為兩個(gè)存儲(chǔ)體，一個(gè)存儲(chǔ)體的地址均為偶數(shù)，稱為偶地址（低字節(jié)）存儲(chǔ)體，它與低稱為偶地址（低字節(jié)）存儲(chǔ)體，它與低8位位數(shù)據(jù)線相連；另一個(gè)存儲(chǔ)體的地址均為奇數(shù)，數(shù)據(jù)線相連；另一個(gè)存儲(chǔ)體的地址均為奇數(shù)，稱為奇地址（高字節(jié)）存儲(chǔ)體，與高稱為奇地址（高字節(jié)）存儲(chǔ)體，與高8位數(shù)位數(shù)據(jù)線相連。據(jù)線相連。8086和主存之間可以傳送一個(gè)字和主存之間可以傳送一個(gè)字節(jié)（節(jié)（8位）數(shù)據(jù)，也可以傳送一個(gè)字（位）數(shù)據(jù)，也可以傳送一個(gè)字（16位）位）數(shù)據(jù)。任何兩個(gè)連續(xù)的字節(jié)都可

27、以作為一個(gè)數(shù)據(jù)。任何兩個(gè)連續(xù)的字節(jié)都可以作為一個(gè)字來(lái)訪問(wèn)，地址值較低的字節(jié)是低位有效字字來(lái)訪問(wèn)，地址值較低的字節(jié)是低位有效字節(jié)，地址值較高的字節(jié)是高位有效字節(jié)。節(jié)，地址值較高的字節(jié)是高位有效字節(jié)。 8086微處理器的地址線微處理器的地址線A19 A1同時(shí)送同時(shí)送至兩個(gè)存儲(chǔ)體，至兩個(gè)存儲(chǔ)體，BHE（高位存儲(chǔ)體）和最低（高位存儲(chǔ)體）和最低位地址線位地址線A0用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行數(shù)據(jù)傳送。數(shù)據(jù)傳送。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制奇存儲(chǔ)體奇存儲(chǔ)體 512KB偶存儲(chǔ)體偶存儲(chǔ)體 512KB00000H00002H00004H

28、FFFFEHFFFFFH00001H00003H00005HA19A1A0D15D8D7D0_BHE。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制 8086微處理器的地址線微處理器的地址線A19A1同時(shí)送同時(shí)送至兩個(gè)存儲(chǔ)體，至兩個(gè)存儲(chǔ)體，BHE（高位存儲(chǔ)體）和最低（高位存儲(chǔ)體）和最低位地址線位地址線A0用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行用來(lái)選擇一個(gè)或兩個(gè)存儲(chǔ)體進(jìn)行數(shù)據(jù)傳送。數(shù)據(jù)傳送。BHE A0 特征特征 0 0 全字（規(guī)則字）傳送全字（規(guī)則字）傳送 0 1 在數(shù)據(jù)總線高在數(shù)據(jù)總線高8位上進(jìn)行字節(jié)傳送位上進(jìn)行字節(jié)傳送 1 0 在數(shù)據(jù)總線低在數(shù)據(jù)總線低8位上進(jìn)行字節(jié)傳送

29、位上進(jìn)行字節(jié)傳送 1 1 備用備用計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制3.32位存儲(chǔ)器接口位存儲(chǔ)器接口 32位微處理器的存儲(chǔ)器系統(tǒng)由位微處理器的存儲(chǔ)器系統(tǒng)由4個(gè)存儲(chǔ)體個(gè)存儲(chǔ)體組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為1GB，存儲(chǔ)，存儲(chǔ)體選擇通過(guò)選擇信號(hào)體選擇通過(guò)選擇信號(hào)BE3 、BE2 、BE1 和和BE0 實(shí)現(xiàn)。如果要傳送一個(gè)實(shí)現(xiàn)。如果要傳送一個(gè)32位數(shù)，那么位數(shù)，那么4個(gè)個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)16位數(shù)，則位數(shù)，則有有2個(gè)存儲(chǔ)體（通常是個(gè)存儲(chǔ)體（通常是BE3 和和BE2 或者或者BE1 和和BE0 ）被

30、選中；若傳送的是）被選中；若傳送的是8位數(shù)，只有一位數(shù)，只有一個(gè)存儲(chǔ)體被選中。個(gè)存儲(chǔ)體被選中。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制存儲(chǔ)體存儲(chǔ)體300000000H00000003H00000002H00000001HFFFFFFFFHFFFFFFFEHFFFFFFFDHFFFFFFFCH_BE0_BE1_BE2_BE3D15 D8D23D16D31 D24存儲(chǔ)體存儲(chǔ)體2存儲(chǔ)體存儲(chǔ)體1存儲(chǔ)體存儲(chǔ)體0D7 D0計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制4.64位存儲(chǔ)器接口位存儲(chǔ)器接口 64位微處理器的存儲(chǔ)器系統(tǒng)由位微處理器的

31、存儲(chǔ)器系統(tǒng)由8個(gè)存?zhèn)€存儲(chǔ)體組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為儲(chǔ)體組成，每個(gè)存儲(chǔ)體的存儲(chǔ)空間為512MB（Pentium）或）或8GB（Pentium Pro)，存儲(chǔ)體選擇通過(guò)選擇信號(hào)存儲(chǔ)體選擇通過(guò)選擇信號(hào)BE7 BE0 實(shí)現(xiàn)。實(shí)現(xiàn)。如果要傳送一個(gè)如果要傳送一個(gè)64位數(shù)，那么位數(shù)，那么8個(gè)存儲(chǔ)體都個(gè)存儲(chǔ)體都被選中；如果要傳送一個(gè)被選中；如果要傳送一個(gè)32位數(shù)，那么位數(shù)，那么4個(gè)個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)存儲(chǔ)體都被選中；若要傳送一個(gè)16位數(shù)，位數(shù)，則有則有2個(gè)存儲(chǔ)體被選中；若傳送的是個(gè)存儲(chǔ)體被選中；若傳送的是8位數(shù)，位數(shù)，只有一個(gè)存儲(chǔ)體被選中。只有一個(gè)存儲(chǔ)體被選中。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.4

32、 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制pentium64位存儲(chǔ)器32位存儲(chǔ)器16位存儲(chǔ)器8位存儲(chǔ)器字節(jié)選擇邏輯.A31A3_ _BE7BE0_ _A2,BE3BE0_ _BHE, BLE,A2,A1A2,A1,A0.計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理 CPU與存儲(chǔ)器的連接時(shí)應(yīng)注意的問(wèn)題與存儲(chǔ)器的連接時(shí)應(yīng)注意的問(wèn)題1CPU總線的帶負(fù)載能力2 CPU的時(shí)序與存儲(chǔ)器的存取速度之間的配合3存儲(chǔ)器的組織、地址分配與片選問(wèn)題計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理第第5章章5.1 存儲(chǔ)系統(tǒng)的組成存儲(chǔ)系統(tǒng)的組成5.2 主存儲(chǔ)器的組織主存儲(chǔ)器的組織5.3 半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4 主存

33、儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.5 提高提高主存讀寫速度的主存讀寫速度的技術(shù)技術(shù)5.6 多體交叉存儲(chǔ)技術(shù)多體交叉存儲(chǔ)技術(shù)5.7 高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器5.8 虛擬存儲(chǔ)器虛擬存儲(chǔ)器計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.5 提高主存讀寫速度的技術(shù)提高主存讀寫速度的技術(shù)5.5.1主存與主存與CPU速度的匹配速度的匹配 過(guò)去，主存的速度通常以納秒（過(guò)去，主存的速度通常以納秒（ns）表）表示，而示，而CPU速度總是被表示為兆赫茲（速度總是被表示為兆赫茲（MHz），最近一些更快更新的主存也用），最近一些更快更新的主存也用MHz來(lái)表來(lái)表示速度。示速度。 主存總線的速度與主存總線的速度與CPU總線速度

34、相等，總線速度相等，那么主存的性能將是最優(yōu)的。然而通常主存那么主存的性能將是最優(yōu)的。然而通常主存的速度落后于的速度落后于CPU的速度，兩者之間存在著的速度，兩者之間存在著很大的差距，這就是為什么需要高速緩沖存很大的差距，這就是為什么需要高速緩沖存儲(chǔ)器（儲(chǔ)器（Cache）的原因。）的原因。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.5 提高主存讀寫速度的技術(shù)提高主存讀寫速度的技術(shù)5.5.2 內(nèi)存的發(fā)展內(nèi)存的發(fā)展FPM DRAMEDO DRAMSDRAMDDR SDRAMDDR2、DDR3 和和DDR4 SDRAMRambus DRAM計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.5 提高主存讀寫速度的技術(shù)提高主存讀寫速度

35、的技術(shù)5.5.3 多通道內(nèi)存技術(shù)多通道內(nèi)存技術(shù)1. 雙通道內(nèi)存技術(shù)雙通道內(nèi)存技術(shù) 雙通道內(nèi)存技術(shù)，就是在北橋芯片組里制雙通道內(nèi)存技術(shù)，就是在北橋芯片組里制作兩個(gè)內(nèi)存控制器，這兩個(gè)內(nèi)存控制器是可以作兩個(gè)內(nèi)存控制器，這兩個(gè)內(nèi)存控制器是可以相互獨(dú)立工作的。在這兩個(gè)內(nèi)存通道上，相互獨(dú)立工作的。在這兩個(gè)內(nèi)存通道上，CPU可以分別尋址、讀取數(shù)據(jù)，從而可以使內(nèi)存的可以分別尋址、讀取數(shù)據(jù)，從而可以使內(nèi)存的帶寬增加一倍，理論上數(shù)據(jù)存取速度也相應(yīng)增帶寬增加一倍，理論上數(shù)據(jù)存取速度也相應(yīng)增加一倍。加一倍。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.5 提高主存讀寫速度的技術(shù)提高主存讀寫速度的技術(shù)2. 三通道內(nèi)存技術(shù)三通道內(nèi)存技

36、術(shù) Core i7處理器處理器拋棄了前端拋棄了前端總線總線而采用而采用QPI總總線，同時(shí)將線，同時(shí)將內(nèi)存控制器內(nèi)存控制器從北橋中成功轉(zhuǎn)移到從北橋中成功轉(zhuǎn)移到CPU中，內(nèi)存與處理器之間采用中，內(nèi)存與處理器之間采用點(diǎn)對(duì)點(diǎn)點(diǎn)對(duì)點(diǎn)連接設(shè)連接設(shè)計(jì)，計(jì)，內(nèi)存內(nèi)存里的數(shù)據(jù)可由內(nèi)存總線直接傳送給里的數(shù)據(jù)可由內(nèi)存總線直接傳送給處處理器理器，使得內(nèi)存讀取延遲大幅減少。，使得內(nèi)存讀取延遲大幅減少。 三通道將內(nèi)存三通道將內(nèi)存總線位寬總線位寬擴(kuò)大到了擴(kuò)大到了643=192位，同時(shí)采用位，同時(shí)采用DDR3 1333內(nèi)存，因此其內(nèi)存內(nèi)存，因此其內(nèi)存總線總線帶寬帶寬達(dá)到了達(dá)到了1333MHz1928 =32GB/s，內(nèi)存內(nèi)存

37、帶寬帶寬得到巨大的提升。三通道內(nèi)存的理論性能得到巨大的提升。三通道內(nèi)存的理論性能也能比同頻率也能比同頻率雙通道雙通道內(nèi)存提升內(nèi)存提升50%以上。以上。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理第第5章章5.1 存儲(chǔ)系統(tǒng)的組成存儲(chǔ)系統(tǒng)的組成5.2 主存儲(chǔ)器的組織主存儲(chǔ)器的組織5.3 半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器半導(dǎo)體隨機(jī)存儲(chǔ)器和只讀存儲(chǔ)器5.4 主存儲(chǔ)器的連接與控制主存儲(chǔ)器的連接與控制5.5 提高提高主存讀寫速度的主存讀寫速度的技術(shù)技術(shù)5.6 多體交叉存儲(chǔ)技術(shù)多體交叉存儲(chǔ)技術(shù)5.7 高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器5.8 虛擬存儲(chǔ)器虛擬存儲(chǔ)器計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理5.6 多體交叉存儲(chǔ)技術(shù)多體交叉存儲(chǔ)技術(shù)5.

38、6.1并行訪問(wèn)存儲(chǔ)器并行訪問(wèn)存儲(chǔ)器 在高速的計(jì)算機(jī)中，普遍采用并行主存在高速的計(jì)算機(jī)中，普遍采用并行主存系統(tǒng)，即在一個(gè)存取周期內(nèi)可以并行讀出多系統(tǒng)，即在一個(gè)存取周期內(nèi)可以并行讀出多個(gè)字，依靠整體信息吞吐率的提高，以解決個(gè)字，依靠整體信息吞吐率的提高，以解決CPU與主存之間的速度匹配問(wèn)題。與主存之間的速度匹配問(wèn)題。 多個(gè)并行工作的存儲(chǔ)器共有一套地址寄多個(gè)并行工作的存儲(chǔ)器共有一套地址寄存器和譯碼電路，按同一地址并行地訪問(wèn)各存器和譯碼電路，按同一地址并行地訪問(wèn)各自的對(duì)應(yīng)單元。自的對(duì)應(yīng)單元。計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理并行存儲(chǔ)器并行存儲(chǔ)器計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理雙端口存儲(chǔ)器雙端口存儲(chǔ)器 問(wèn)題的提出

39、：?jiǎn)栴}的提出： 常規(guī)存儲(chǔ)器是單端口存儲(chǔ)器，每次只接收一個(gè)常規(guī)存儲(chǔ)器是單端口存儲(chǔ)器，每次只接收一個(gè)地址，訪問(wèn)一個(gè)存儲(chǔ)單元，從中讀取或存入一個(gè)字地址，訪問(wèn)一個(gè)存儲(chǔ)單元，從中讀取或存入一個(gè)字節(jié)或一個(gè)字。在執(zhí)行雙操作數(shù)指令時(shí)，就需要分兩節(jié)或一個(gè)字。在執(zhí)行雙操作數(shù)指令時(shí)，就需要分兩次讀取操作數(shù)，工作速度較低。在高速系統(tǒng)中，主次讀取操作數(shù)，工作速度較低。在高速系統(tǒng)中，主存儲(chǔ)器是信息交換的中心，一方面存儲(chǔ)器是信息交換的中心，一方面CPU 頻繁地與主頻繁地與主存交換信息，從中讀取指令、存取數(shù)據(jù)，另一方面存交換信息，從中讀取指令、存取數(shù)據(jù)，另一方面外設(shè)也需較頻繁地與主存交換信息。而單端口存儲(chǔ)外設(shè)也需較頻繁地與主存交換信息。而單端口存儲(chǔ)器