6.采用中、大規(guī)模集成電路的邏輯設(shè)計

1、第六章第六章 中大規(guī)模集成電路的中大規(guī)模集成電路的邏輯設(shè)計邏輯設(shè)計本章要點本章要點n掌握常用中大規(guī)模集成電路的邏輯符號、基本邏掌握常用中大規(guī)模集成電路的邏輯符號、基本邏輯功能、外部特性和使用方法；輯功能、外部特性和使用方法；n利用常用中規(guī)模通用集成電路作為基本部件，恰利用常用中規(guī)模通用集成電路作為基本部件，恰當?shù)?、靈活地、充分地利用它們完成各種邏輯電當?shù)亍㈧`活地、充分地利用它們完成各種邏輯電路的設(shè)計，有效地實現(xiàn)各種邏輯功能；路的設(shè)計，有效地實現(xiàn)各種邏輯功能；n了解各集成電路的基本原理和內(nèi)部結(jié)構(gòu)。了解各集成電路的基本原理和內(nèi)部結(jié)構(gòu)。2采用中、大規(guī)模集成電路的邏輯設(shè)計采用中、大規(guī)模集成電路的邏輯設(shè)

2、計n集成電路由集成電路由SSI（Small Scale Integration）發(fā)展到）發(fā)展到MSI（Medium）、）、LSI（Large）和）和VLSI（Very Large），），使單個芯片容納的邏輯功能越來越強。使單個芯片容納的邏輯功能越來越強。n一般來說，在一般來說，在SSI中僅是基本器件中僅是基本器件(如邏輯門或觸發(fā)器如邏輯門或觸發(fā)器)的的集成，在集成，在MSI中已是邏輯部件中已是邏輯部件(如譯碼器、寄存器等如譯碼器、寄存器等)的集的集成，而在成，而在LSI和和VLSI中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系中則是一個數(shù)字子系統(tǒng)或整個數(shù)字系統(tǒng)統(tǒng)(如微處理器如微處理器)的集成。的集成。nSS

3、I設(shè)計追求的目標：最小化，即用最少的邏輯器件。設(shè)計追求的目標：最小化，即用最少的邏輯器件。n采用采用SSI的缺點：器件用量多、外部連線多、電路復(fù)雜。的缺點：器件用量多、外部連線多、電路復(fù)雜。3采用中、大規(guī)模集成電路的邏輯設(shè)計采用中、大規(guī)模集成電路的邏輯設(shè)計n采用中規(guī)模集成電路或大規(guī)模集成電路進行設(shè)采用中規(guī)模集成電路或大規(guī)模集成電路進行設(shè)計將有效克服計將有效克服SSI的缺點。的缺點。n采用中規(guī)模集成電路或大規(guī)模集成電路組成數(shù)采用中規(guī)模集成電路或大規(guī)模集成電路組成數(shù)字系統(tǒng)易于設(shè)計、調(diào)試和維護字系統(tǒng)易于設(shè)計、調(diào)試和維護4采用中、大規(guī)模集成電路的邏輯設(shè)計采用中、大規(guī)模集成電路的邏輯設(shè)計5n中規(guī)模通用集

4、成電路，熟悉其功能、特點和使用中規(guī)模通用集成電路，熟悉其功能、特點和使用方法。方法。n常用中規(guī)模常用中規(guī)模組合邏輯組合邏輯電路電路 ：q二進制并行加法器二進制并行加法器q譯碼器譯碼器q編碼器編碼器q多路選擇器多路選擇器q多路分配器等多路分配器等n常用中規(guī)模常用中規(guī)模時序邏輯時序邏輯電路電路 ：q計數(shù)器計數(shù)器q寄存器寄存器6采用中、大規(guī)模集成電路的邏輯設(shè)計采用中、大規(guī)模集成電路的邏輯設(shè)計6.1 二進制并行加法器二進制并行加法器n加法器加法器 Adderq按照二進制加法運算規(guī)則，對兩個二進制操作數(shù)進按照二進制加法運算規(guī)則，對兩個二進制操作數(shù)進行處理的器件，是計算機算術(shù)邏輯部件中的基本組行處理的器件

5、，是計算機算術(shù)邏輯部件中的基本組成部分。成部分。q兩個一位二進制數(shù)進行加法有兩種運算方式兩個一位二進制數(shù)進行加法有兩種運算方式n半加運算半加運算半加器半加器q兩個加數(shù)本身相加，而不考慮低位進位的加法運算兩個加數(shù)本身相加，而不考慮低位進位的加法運算n全加運算全加運算全加器全加器q考慮兩個加數(shù)本身及低位進位的加法運算考慮兩個加數(shù)本身及低位進位的加法運算7n半加器（半加器（Half AdderHalf Adder）q半加器：完成只有加數(shù)和被加數(shù)相加的電路，半加器：完成只有加數(shù)和被加數(shù)相加的電路，稱為半加器，如最低位的加法。稱為半加器，如最低位的加法。q半加器的邏輯符號及真值表半加器的邏輯符號及真值表

6、AiBiSiCi+10 0 0 00 1 1 01 0 1 01 1 0 1 半加器真值表半加器真值表iiiiiiiBABABASiiiBAC16.1 二進制并行加法器二進制并行加法器8半加器的邏輯圖、國標邏輯符號和慣用邏輯符號半加器的邏輯圖、國標邏輯符號和慣用邏輯符號AiBiSiCi+1(a)&=1Ci+1AiBiSi(b)COCi+1HAAiBiSi(c)9n全加器（全加器（Full Adder）q能夠完成除了加數(shù)、被加數(shù)相加之外，還要加上相能夠完成除了加數(shù)、被加數(shù)相加之外，還要加上相鄰低位的進位的電路，稱為全加器。鄰低位的進位的電路，稱為全加器。n全加器的邏輯符號和真值表全加器的邏輯符號

7、和真值表6.1 二進制并行加法器二進制并行加法器10全加器真值表全加器真值表iiiiCBAS)(1iiiiiiBACBACSi=m(1，2，4，7)Ci+1=m(3，5，6，7)111011101001110010100000Ci+1Si CiBiAi 000101100110101111=1=1Ci+1SiAiBiCi全加器邏輯圖全加器邏輯圖1&SiAiBiCiCi+1FA全加器慣用邏輯符號全加器慣用邏輯符號SiAiBiCiCi+1全加器國標邏輯符號全加器國標邏輯符號CI CO12二進制并行加法器二進制并行加法器n按加法器的進位方式的不同，可分為按加法器的進位方式的不同，可分為串行進位串行進

8、位二二進制并行加法器和進制并行加法器和超前進位超前進位二進制并行加法器兩二進制并行加法器兩種類型。種類型。q行波進位并行加法器行波進位并行加法器q先行進位并行加法器先行進位并行加法器13行波進位加法器行波進位加法器 74282n由由n個全加器通過進位的串聯(lián)，可以實現(xiàn)個全加器通過進位的串聯(lián)，可以實現(xiàn)n位二位二進制數(shù)的加法運算。進制數(shù)的加法運算。n在相加過程中，低位產(chǎn)生的進位逐位傳送到高位，在相加過程中，低位產(chǎn)生的進位逐位傳送到高位，這種進位方式成為這種進位方式成為行波進位。行波進位。n運算速度慢運算速度慢n典型芯片有四位二進制行波進位加法器典型芯片有四位二進制行波進位加法器7428214n742

9、8274282的結(jié)構(gòu)框圖：的結(jié)構(gòu)框圖：FA3 FA2 FA1 F F4 4 F F3 3 F F2 2 F F1 1 C C0 0 C C1 1 C C2 2 C C3 3 FCFC4 4 B B1 1 A A1 1 B B2 2 A A2 2 B B3 3 A A3 3 B B4 4 A A4 4 74282 74282的結(jié)構(gòu)框圖的結(jié)構(gòu)框圖 FA4 15n行波進位加法器的特點：行波進位加法器的特點：q被加數(shù)和加數(shù)的各位能同時并行到達各位的輸入端被加數(shù)和加數(shù)的各位能同時并行到達各位的輸入端q各位全加器的進位輸入則是按照由低位向高位逐級各位全加器的進位輸入則是按照由低位向高位逐級串行傳遞的，各進

10、位形成一個進位鏈。由于每一位串行傳遞的，各進位形成一個進位鏈。由于每一位相加的和都與本位進位輸入有關(guān)，所以，最高位必相加的和都與本位進位輸入有關(guān)，所以，最高位必須等到各低位全部相加完成并送來進位信號之后才須等到各低位全部相加完成并送來進位信號之后才能產(chǎn)生運算結(jié)果。能產(chǎn)生運算結(jié)果。q顯然，這種加法器運算速度較慢，而且位數(shù)越多，顯然，這種加法器運算速度較慢，而且位數(shù)越多，速度就越低。速度就越低。16行波進位加法器行波進位加法器 74282n設(shè)法減小或去除由于進位信號逐級傳送所花費的設(shè)法減小或去除由于進位信號逐級傳送所花費的時間，使各位的進位直接由加數(shù)和被加數(shù)來決定，時間，使各位的進位直接由加數(shù)和被

11、加數(shù)來決定，而不需依賴低位進位。而不需依賴低位進位。n根據(jù)這一思想設(shè)計的加法器稱為超前進位（又稱根據(jù)這一思想設(shè)計的加法器稱為超前進位（又稱先行進位）二進制并行加法器。先行進位）二進制并行加法器。17行波進位加法器行波進位加法器超前進位加法器超前進位加法器 74283n根據(jù)輸入信號同時形成各位向高位的進位，然后根據(jù)輸入信號同時形成各位向高位的進位，然后同時產(chǎn)生各位的和。同時產(chǎn)生各位的和。n通常又稱為先行進位加法器或者并行進位加法器通常又稱為先行進位加法器或者并行進位加法器n典型芯片有四位二進制并行加法器典型芯片有四位二進制并行加法器7428318ii1iii1iii1iii1iii1iiiiBA

12、C)BA(CBACBACBACBAC- 令式中令式中 （進位傳遞函數(shù)）（進位傳遞函數(shù)） （進位產(chǎn)生函數(shù)）（進位產(chǎn)生函數(shù)） 則有則有 iiiABPiiiA BGiiiiGCPC-1先行進位加法器的實現(xiàn)原理先行進位加法器的實現(xiàn)原理n由全加器的結(jié)構(gòu)可知，由全加器的結(jié)構(gòu)可知， 第第i位全加器的進位輸出位全加器的進位輸出函數(shù)表達式為函數(shù)表達式為 ：是否有進位產(chǎn)生？是否有進位產(chǎn)生？是否將低位進位傳是否將低位進位傳送到高位？送到高位？19n當當 i=1i=1、2 2、3 3、4 4時，可得到時，可得到4 4位并行加法器各位的進位輸位并行加法器各位的進位輸出函數(shù)表達式為：出函數(shù)表達式為：nC1C4的產(chǎn)生僅依賴

13、于的產(chǎn)生僅依賴于Pi、Gi和和C0nPi、Gi又可以由又可以由 Ai、Bi直接計算得到直接計算得到n一旦確定參加加法運算的被加數(shù)和加數(shù)，便可同時產(chǎn)生一旦確定參加加法運算的被加數(shù)和加數(shù)，便可同時產(chǎn)生C1C4n通常將根據(jù)通常將根據(jù)Pi、Gi和和C0形成形成C1C4的邏輯電路稱為先行進的邏輯電路稱為先行進位發(fā)生器。位發(fā)生器。1011GCPC2120122122GGPCPPGCPC32312301233233GGPGPPCPPPGCPC4342341234012344344GGPGPPGPPPCPPPPGCPC20n74283加法器的外部特性和邏輯符號加法器的外部特性和邏輯符號 q外部特性外部特性q管

14、腳排列圖管腳排列圖 A4、A3、A2、A1 二進制被加數(shù)二進制被加數(shù) B4、B3、 B2、B1 二進制加數(shù)二進制加數(shù) F4、 F3、 F2、 F1相加產(chǎn)生的和數(shù)相加產(chǎn)生的和數(shù) C0 來自低位的進位輸入來自低位的進位輸入 FC4 向高位的進位輸出向高位的進位輸出2174283內(nèi)部結(jié)構(gòu)圖內(nèi)部結(jié)構(gòu)圖74283功能表功能表2274238 引腳圖引腳圖74238 邏輯符號邏輯符號23并行加法器的級聯(lián)并行加法器的級聯(lián)n加法器級聯(lián)擴展主要是串聯(lián)擴展方式，構(gòu)成位數(shù)加法器級聯(lián)擴展主要是串聯(lián)擴展方式，構(gòu)成位數(shù)更多加法器。更多加法器。n用用4片片74283串聯(lián)擴展成串聯(lián)擴展成16位二進制加法器，片內(nèi)位二進制加法器，

15、片內(nèi)是先行進位，片間為行波進位。是先行進位，片間為行波進位。C16C12C8C4C0S41S85S129S1613A41B41A85B85A129B129A1613B161324加法器的應(yīng)用舉例加法器的應(yīng)用舉例n二進制并行加法器除了實現(xiàn)二進制加法運算外，二進制并行加法器除了實現(xiàn)二進制加法運算外，還可實現(xiàn)還可實現(xiàn)代碼轉(zhuǎn)換代碼轉(zhuǎn)換、二進制減法運算二進制減法運算、二進制乘二進制乘法運算法運算、十進制加法運算十進制加法運算等功能。等功能。25代碼轉(zhuǎn)換代碼轉(zhuǎn)換例例6.1 用用4位二進制并行加法器設(shè)計一個將位二進制并行加法器設(shè)計一個將8421碼碼轉(zhuǎn)換成余轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。碼的代碼轉(zhuǎn)換電路。 解：

16、解： 由余由余3碼的定義可知，余碼的定義可知，余3碼是由碼是由8421碼加碼加3形形成的代碼。成的代碼。 所以，用所以，用4位二進制并行加法器實現(xiàn)位二進制并行加法器實現(xiàn)8421碼到余碼到余3碼的轉(zhuǎn)換，只需從碼的轉(zhuǎn)換，只需從4位二進制并行加法器的輸入位二進制并行加法器的輸入端端A4A1輸入輸入8421碼，而從碼，而從B4B1輸入二進制數(shù)輸入二進制數(shù)0011（3），進位輸入端），進位輸入端C0接地，便可從輸出端接地，便可從輸出端獲得與輸入獲得與輸入8421對應(yīng)的余對應(yīng)的余3碼。碼。2627加加/減法器減法器例例6.2 用用4位二進制并行加法器設(shè)計一個位二進制并行加法器設(shè)計一個4位二進制位二進制并行

17、可控加法并行可控加法/減法器。減法器。 解：根據(jù)問題要求，減法采用補碼運算，并令解：根據(jù)問題要求，減法采用補碼運算，并令 A = A4A3A2A1 被加數(shù)被加數(shù)(或被減數(shù)或被減數(shù))； B = B4B3B2B1 加數(shù)加數(shù)(或減數(shù)或減數(shù))； S = S4S3S2S1 和數(shù)和數(shù)(或差數(shù)或差數(shù))； M 功能選擇變量功能選擇變量q當當M=0時，執(zhí)行時，執(zhí)行A+Bq當當M=1時，執(zhí)行時，執(zhí)行A-B28由運算法則可歸納出電路功能為：由運算法則可歸納出電路功能為：當當M=0時，時，執(zhí)行執(zhí)行A4A3A2A1 + B4B3B2B1 + 0 (A+B) 當當M=1時，時，執(zhí)行執(zhí)行A4A3A2A1 + + 1 (A-

18、B)4321B B B B分析結(jié)果表明，可用一片分析結(jié)果表明，可用一片4 4位二進制并行加法器和位二進制并行加法器和4 4個異或門實現(xiàn)上述邏輯功能。個異或門實現(xiàn)上述邏輯功能。 當當M=0或或1時，時，S=A4A3A2A1 + B M+M (AB) 29n將將4位二進制數(shù)位二進制數(shù)A4A3A2A1直接加到并行加法器的直接加到并行加法器的A4A3A2A1輸入端輸入端n4位二進制數(shù)位二進制數(shù)B4B3B2B1分別和分別和M異或后加到并行加法異或后加到并行加法器的器的B4B3B2B1輸入端。輸入端。n將將M同時加到并行加法器的同時加到并行加法器的C0端。使之端。使之q當當M=0時，時，Ai=Ai，Bi=

19、Bi，C0=0， 加法器實現(xiàn)加法器實現(xiàn) A4A3A2A1+ B4B3B2B1+0 （即（即A+B）q當當M=1時，時，Ai=Ai，Bi=Bi，C0=1， 加法器實現(xiàn)加法器實現(xiàn) A4A3A2A1+ B4B3B2B1+1 （即（即A-B）3031 解：解： 根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在圍處在021之間。故該電路應(yīng)有之間。故該電路應(yīng)有5個輸出，設(shè)輸個輸出，設(shè)輸出由出由Z5 Z4 Z3 Z2 Z1表示表示乘法器乘法器例例6.3 用一個用一個4位二進制并行加法器和六個與門設(shè)位二進制并行加法器和六個與門設(shè)計一個乘法器，實現(xiàn)計一個乘法器，實現(xiàn)AB，其中，

20、其中 A = A3A2A1 , B = B2B1 32 被乘數(shù)被乘數(shù) a a3 3 a a2 2 a a1 1 ）乘數(shù)）乘數(shù) b b2 2 b b1 1 a a3 3b b1 1 a a2 2b b1 1 a a1 1b b1 1 + +） a a3 3b b2 2 a a2 2b b2 2 a a1 1b b2 2 乘積乘積 Z Z5 5 Z Z4 4 Z Z3 3 Z Z2 2 Z Z1 1 兩數(shù)相乘求積的過程：兩數(shù)相乘求積的過程：330034例例6.4 用用4位二進制并行加法器位二進制并行加法器74283設(shè)計一位用設(shè)計一位用8421BCD碼表示的十進制數(shù)加法器。碼表示的十進制數(shù)加法器。

21、解：根據(jù)解：根據(jù)8421BCD碼的特點，兩個碼的特點，兩個8421BCD碼表碼表示的十進制數(shù)相加時，需要對相加結(jié)果進行修正示的十進制數(shù)相加時，需要對相加結(jié)果進行修正 修正法則修正法則是：若相加結(jié)果小于等于是：若相加結(jié)果小于等于9，則結(jié)果正，則結(jié)果正確；若相加結(jié)果大于確；若相加結(jié)果大于9，則，則“和和”需要調(diào)整。需要調(diào)整。n如兩個用如兩個用8421碼表示的碼表示的5和和6相加，結(jié)果為相加，結(jié)果為11，用，用 8421碼表示應(yīng)為（碼表示應(yīng)為（00010001）8421n0101+0110=1011，結(jié)果不正確，應(yīng)調(diào)整為，結(jié)果不正確，應(yīng)調(diào)整為 1011+0110=1000135和數(shù)實際BCD碼結(jié)果修

22、正BCD碼結(jié)果修正控制CFC4 F4 F3 F2 F1FC4 F4F3F2F1000000 000000100001 000010901001 0100101001010 1000011101011 1000111201100 1001011301101 1001111401110 1010011501111 1010111610000 1011011710001 1011111810010 1100011910011 11001136n由上表可得由上表可得C的函數(shù)式為：的函數(shù)式為： C=m（10，19） =FC4+F4F2+F4F3n此電路需要兩片此電路需要兩片74283芯片構(gòu)成。第一片用來

23、進芯片構(gòu)成。第一片用來進行兩個行兩個BCD碼的加法運算，第二片用來對加法結(jié)碼的加法運算，第二片用來對加法結(jié)果進行修正。果進行修正。q當加法結(jié)果小于當加法結(jié)果小于9時，時，C為為0，不需修正，不需修正q當加法結(jié)果大于當加法結(jié)果大于9小于小于19時，時，C=1，需對結(jié)果進行，需對結(jié)果進行加加0110操作，才能保證結(jié)果為正確的操作，才能保證結(jié)果為正確的BCD碼結(jié)果碼結(jié)果3738練習練習 用用4位二進制并行加法器位二進制并行加法器74283設(shè)計一個用余設(shè)計一個用余3碼表示的碼表示的1位十進制數(shù)加法器。位十進制數(shù)加法器。 39406.2 數(shù)值比較器數(shù)值比較器n數(shù)值比較電路是用來比較兩個二進制數(shù)的大小或數(shù)

24、值比較電路是用來比較兩個二進制數(shù)的大小或是否相等的電路。是否相等的電路。n比較原理比較原理:q比較兩個二進制數(shù)的大小要從最高位開始比較直至比較兩個二進制數(shù)的大小要從最高位開始比較直至最低位。最低位。q例如，對于例如，對于A=A3A2A1A0和和B=B3B2B1B0，n若若A3B3，以下各位不必比較，就可判斷，以下各位不必比較，就可判斷AB；反之，；反之，若若A3B3，則，則ABiAiBi，AiBiAiBi，Ai=BiAi=Bi。n真值表真值表輸輸 入入輸輸 出出AiBi(Ai=Bi)(AiBi)0101011011000010000142一位比較器一位比較器n一位比較器的三個輸出端的邏輯表達式

25、分一位比較器的三個輸出端的邏輯表達式分別為：別為： iiiiBABA)(iiiiBABA)(iiiiBABA)(43一位比較器一位比較器AB111L1(AB)&44一位比較器一位比較器45一位比較器一位比較器n四位比較器四位比較器 中規(guī)模中規(guī)模4 4位數(shù)值比較器位數(shù)值比較器74LS8574LS85的邏輯圖和邏輯的邏輯圖和邏輯符號。符號。46四位比較器四位比較器中規(guī)模集成電路中規(guī)模集成電路 四位比較器四位比較器AB ABFA=BFAB、FAB、ABi AiBABFA=BFABFAB A=BABFAB A=BAb)(a=b)(ab)應(yīng)該接應(yīng)該接010，以便在，以便在A、B兩數(shù)相等時，產(chǎn)生兩數(shù)相等時

26、，產(chǎn)生A=B的比較結(jié)果輸出。的比較結(jié)果輸出。例例2 2 試選用中規(guī)模集成電路試選用中規(guī)模集成電路實現(xiàn)如表所示電路。實現(xiàn)如表所示電路。解：若把解：若把A、B、C、D看成看成二進制數(shù)，則有二進制數(shù)，則有ABCD=0110時，時， F2=1；ABCD0110時，時， F3=1；A B C DF1 F2 F30 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 0 01 0 01 0 01 0 01 0 01 0 00 1 00 0 10 0 10 0 10 0 10 0

27、 10 0 1 56n上述分析結(jié)果是上述分析結(jié)果是ABCD與二進制與二進制0110比較得出的比較得出的n因此，選用四位二進制數(shù)值比較器。因此，選用四位二進制數(shù)值比較器。令令A(yù)3A2A1A0=ABCD， B3B2B1B0=0110， AB時為時為F357A3A2A1A0B3B2B1B0ABAbaba=b74LS85 1 F3F2F1ABCD0110585960例例3 3 n用用74857485構(gòu)成構(gòu)成7 7位數(shù)值比較器。位數(shù)值比較器。n用用74857485構(gòu)成構(gòu)成9 9位數(shù)值比較器。位數(shù)值比較器。用用74857485構(gòu)成構(gòu)成1616位數(shù)值比較器。位數(shù)值比較器。61627485構(gòu)成構(gòu)成7位數(shù)值比較

28、器（串聯(lián)方式）位數(shù)值比較器（串聯(lián)方式）637485構(gòu)成構(gòu)成16位數(shù)值比較器（并聯(lián)方式）位數(shù)值比較器（并聯(lián)方式）64 在由在由n個變量構(gòu)成的個變量構(gòu)成的任意任意“與項與項”中，中，最小項是使其值最小項是使其值為為1的變量取值組合數(shù)最少的一種的變量取值組合數(shù)最少的一種“與項與項”，這也就是最小，這也就是最小項名字的由來。項名字的由來。 p性質(zhì)性質(zhì)1 ：任意一個最小項，任意一個最小項，其相應(yīng)變量有且僅有一種其相應(yīng)變量有且僅有一種取值使這個最小項的值為取值使這個最小項的值為1。并且，最小項不同，使其并且，最小項不同，使其值為值為1的變量取值不同。的變量取值不同。 回顧：最小項性質(zhì)65最大項性質(zhì)性質(zhì)性質(zhì)

29、1任意一個最大項，其相任意一個最大項，其相應(yīng)變量有且僅有一種取應(yīng)變量有且僅有一種取值使這個最大項的值為值使這個最大項的值為0。并且，最大項不同，。并且，最大項不同，使其值為使其值為0的變量取值的變量取值不同。不同。 在在n個變量構(gòu)成的個變量構(gòu)成的任意任意“或項或項”中，中，最大項是使其值最大項是使其值為為1的變量取值組合數(shù)最多的一種的變量取值組合數(shù)最多的一種“或項或項”，因而將其稱為，因而將其稱為最大項。最大項。 6.3 譯碼器譯碼器n譯碼器譯碼器(Decoder)和編碼器和編碼器(Encoder)是數(shù)字系統(tǒng)是數(shù)字系統(tǒng)中廣泛使用的多輸入多輸出組合邏輯部件。中廣泛使用的多輸入多輸出組合邏輯部件。

30、 n譯碼器譯碼器q對具有特定含義的輸入代碼進行對具有特定含義的輸入代碼進行“翻譯翻譯”，將其轉(zhuǎn)，將其轉(zhuǎn)換成相應(yīng)的輸出信號。換成相應(yīng)的輸出信號。n編碼器編碼器q功能與譯碼器相反，對輸入信號按一定規(guī)律進行編功能與譯碼器相反，對輸入信號按一定規(guī)律進行編排，使每組輸出代碼具有其特定的含義。排，使每組輸出代碼具有其特定的含義。66譯碼器譯碼器n譯碼器的種類很多，常見的有二進制譯碼器、二譯碼器的種類很多，常見的有二進制譯碼器、二-十進制譯碼器和數(shù)字顯示譯碼器。十進制譯碼器和數(shù)字顯示譯碼器。 n二進制譯碼器二進制譯碼器 q能將能將n個輸入變量變換成個輸入變量變換成2n個輸出函數(shù)，且輸出函個輸出函數(shù)，且輸出函

31、數(shù)與輸入變量構(gòu)成的最小項（數(shù)與輸入變量構(gòu)成的最小項（或最大項或最大項）具有對應(yīng)）具有對應(yīng)關(guān)系的一種多輸出組合邏輯電路。所以，二進制譯關(guān)系的一種多輸出組合邏輯電路。所以，二進制譯碼器也稱最小項（最大項）譯碼器，或稱為全譯碼碼器也稱最小項（最大項）譯碼器，或稱為全譯碼器。器。67二進制譯碼器二進制譯碼器特點：特點：n二進制譯碼器一般具有二進制譯碼器一般具有n個輸入端、個輸入端、2n個輸出端和個輸出端和一個（或多個）使能輸入端；一個（或多個）使能輸入端；n使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，使能輸入端為有效電平時，對應(yīng)每一組輸入代碼，僅一個輸出端為有效電平，其余輸出端為無效電平僅一個輸出端為

32、有效電平，其余輸出端為無效電平（與有效電平相反）；（與有效電平相反）；n有效電平可以是高電平（即高電平譯碼），也可以有效電平可以是高電平（即高電平譯碼），也可以是低電平（即低電平譯碼）。是低電平（即低電平譯碼）。 68n常見的常見的MSIMSI二進制譯碼器有二進制譯碼器有2-42-4線線(2(2輸入輸入4 4輸出輸出) )譯碼器、譯碼器、3-83-8線線(3(3輸入輸入8 8輸出輸出) )譯碼器和譯碼器和4-164-16線線(4(4輸入輸入1616輸出輸出) )譯碼器。譯碼器。69二進制譯碼器二進制譯碼器二進制二進制2-4譯碼器譯碼器n74139譯碼器，內(nèi)部包括兩個相同的譯碼器，內(nèi)部包括兩個相

33、同的2-4線譯碼器線譯碼器n每個譯碼器有每個譯碼器有3個輸入端個輸入端nG，輸入允許，低電平，輸入允許，低電平有效有效nB、A數(shù)據(jù)輸入數(shù)據(jù)輸入nG=0時允許譯碼時允許譯碼nBA為不同數(shù)據(jù)時，對為不同數(shù)據(jù)時，對應(yīng)的輸出端為低電平。應(yīng)的輸出端為低電平。7413970輸入輸出使能G選擇B AY0 Y1 Y2 Y310000 0 00 11 01 11 1 1 10 1 1 11 0 1 11 1 0 11 1 1 0Y0A BY2BAY3A BY1A B74139功能表功能表74139邏輯電路圖邏輯電路圖G端既可控制電路的工作，也可端既可控制電路的工作，也可用于擴展邏輯功能：用于擴展邏輯功能：pG=

34、0時，時，2-4譯碼器工作；譯碼器工作；pG=1時，電路被禁止，輸出全部時，電路被禁止，輸出全部為高電平，輸出狀態(tài)與輸入編碼為高電平，輸出狀態(tài)與輸入編碼無關(guān)。無關(guān)。B、A可視作二進制數(shù)據(jù)，可視作二進制數(shù)據(jù)，B為高為高位，位，A為低位，與輸出為低位，與輸出Y0Y3對對應(yīng)輸出低電平。應(yīng)輸出低電平。717413874138型型3-83-8線譯碼器的管腳排列圖和邏輯符號線譯碼器的管腳排列圖和邏輯符號C C、B B、A A 輸入端輸入端 輸出端輸出端 使能端使能端07YY122,abG GG二進制二進制3-8譯碼器譯碼器7274LS138譯碼器功能表譯碼器功能表73 注：注：G2*=G2a+G2bn只有

35、當只有當G G1 1為為1 1且且G G2a2a,G,G2b2b為為0 0時，即時，即G G1 1G G2a2aG G2b2b=100=100時，電路有時，電路有效，此時無論效，此時無論CBACBA為何值，輸出為何值，輸出Y Y0 0 Y Y7 7中有且只有一個為中有且只有一個為0 0（低電平有效），其余都是（低電平有效），其余都是1 1。n7413874138譯碼器的三個控制使能端除了控制譯碼器是否工譯碼器的三個控制使能端除了控制譯碼器是否工作以外，還可以更靈活、更有效地擴大譯碼器的使用范作以外，還可以更靈活、更有效地擴大譯碼器的使用范圍、擴展輸入變量的個數(shù)。圍、擴展輸入變量的個數(shù)。n譯碼器

36、在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛，它的典型用途是譯碼器在數(shù)字系統(tǒng)中的應(yīng)用非常廣泛，它的典型用途是實現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻實現(xiàn)存儲器的地址譯碼、控制器中的指令譯碼、代碼翻譯、顯示譯碼等。除此之外，還可用譯碼器實現(xiàn)各種譯、顯示譯碼等。除此之外，還可用譯碼器實現(xiàn)各種組組合邏輯合邏輯功能。功能。74二進制二進制3-8譯碼器譯碼器n采用譯碼器實現(xiàn)組合邏輯函數(shù)的方法是：采用譯碼器實現(xiàn)組合邏輯函數(shù)的方法是：q將組合邏輯函數(shù)寫成最小項表達式，并進行形式變將組合邏輯函數(shù)寫成最小項表達式，并進行形式變換為與非式；換為與非式；q將輸出表達式和譯碼器的輸出表達式對照；將輸出表達式和譯碼器的輸出表達式

37、對照；q畫出邏輯圖。畫出邏輯圖。75二進制二進制3-8譯碼器譯碼器n例例1 1 用用7413874138譯碼器實現(xiàn)一位全加器。譯碼器實現(xiàn)一位全加器。76解：解： 第一步，列出全加器真值表，寫出全加器最小第一步，列出全加器真值表，寫出全加器最小項表達式，并進行轉(zhuǎn)換。項表達式，并進行轉(zhuǎn)換。111011101001110010100000Ci+1Si CiBiAi 000110011010110177第二步，進行邏輯函數(shù)對照第二步，進行邏輯函數(shù)對照只需將輸入變量只需將輸入變量A、B和和Ci分別加到譯碼器的地址輸分別加到譯碼器的地址輸入段入段C、B、A上，用與非門作為上，用與非門作為Si和和Ci+1的

38、輸出的輸出門，就可以得到用門，就可以得到用3-8譯碼器實現(xiàn)一位全加器的邏譯碼器實現(xiàn)一位全加器的邏輯電路。輯電路。78例例2 用譯碼器用譯碼器74138和適當?shù)呐c非門實現(xiàn)全減器的和適當?shù)呐c非門實現(xiàn)全減器的功能。功能。 全減器：全減器：能實現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的能實現(xiàn)對被減數(shù)、減數(shù)及來自相鄰低位的借位進行減法運算，產(chǎn)生本位差及向高位借位的借位進行減法運算，產(chǎn)生本位差及向高位借位的邏輯電路。邏輯電路。解：被減數(shù)用解：被減數(shù)用Ai表示、減數(shù)用表示、減數(shù)用Bi表示、來自低位的表示、來自低位的借位用借位用Gi-1表示、差用表示、差用Di表示、向相鄰高位的借位表示、向相鄰高位的借位用用Gi表示?？?/p>

39、圖如下：表示。框圖如下： 79差差Di向高位向高位借位借位Gi全全 減減 器器被減數(shù)被減數(shù)Ai減數(shù)減數(shù)Bi低位借位低位借位Gi-1全減器真值表全減器真值表 1 01 0 0 00 0 0 00 0 1 11 1 1 0 01 0 0 1 0 11 0 1 1 1 01 1 0 1 1 11 1 1 0 00 0 1 11 1 1 11 1 0 10 1 0 0 00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 輸輸 出出 D Di i G Gi i 輸輸 入入 A Ai i B Bi i G Gi-1i-1 輸輸 出出 D Di i G Gi i 輸輸 入入 A

40、Ai i B Bi i G Gi-1i-1 80 由由真值真值表可寫出差數(shù)表可寫出差數(shù)D Di i和借位和借位G Gi i的邏輯表達式為的邏輯表達式為：742174211iiiimmmmmmmm)G,B,A(D-732173211iiiimmmmmmmm)G,B,A(G- 用譯碼器用譯碼器7413874138和與非門實現(xiàn)全減器功能時，只需將全和與非門實現(xiàn)全減器功能時，只需將全減器的輸入變量減器的輸入變量A Ai i、B Bi i、G Gi-1i-1依次與譯碼器的輸入依次與譯碼器的輸入C C、B B、A A相連接，譯碼器使能輸入端相連接，譯碼器使能輸入端 接固定工作電平，便可接固定工作電平，便可

41、在譯碼器輸出端得到輸入變量的最小項之在譯碼器輸出端得到輸入變量的最小項之“非非”。 根據(jù)全減器的輸出函數(shù)表達式，將相應(yīng)最小項的根據(jù)全減器的輸出函數(shù)表達式，將相應(yīng)最小項的“非非”送至送至與非門與非門輸入端，便可實現(xiàn)全減器的功能。輸入端，便可實現(xiàn)全減器的功能。122,abG GG817421mmmm7321mmmm82n例例3 用用3-8譯碼器和與非門實現(xiàn)邏輯函數(shù)譯碼器和與非門實現(xiàn)邏輯函數(shù) F(A,B,C,D)=m(2,4,6,8,10,12,14) 83解：給定的邏輯函數(shù)有解：給定的邏輯函數(shù)有4個邏輯變量，顯然可采用個邏輯變量，顯然可采用上例類似的方法用一個上例類似的方法用一個4-16線的譯碼器

42、和與非門線的譯碼器和與非門實現(xiàn)。實現(xiàn)。 能否用能否用3-8譯碼器實現(xiàn)呢？譯碼器實現(xiàn)呢？ 能！能！只要充分利用譯碼器的使能輸入端，便可用只要充分利用譯碼器的使能輸入端，便可用3-8線譯碼器實現(xiàn)線譯碼器實現(xiàn)4變量邏輯函數(shù)。變量邏輯函數(shù)。84方法：用譯碼器的一個使能端作為變量輸入端，將方法：用譯碼器的一個使能端作為變量輸入端，將兩個兩個3-8線譯碼器擴展成線譯碼器擴展成4-16線譯碼器。線譯碼器。（1）將給定函數(shù)變換為：）將給定函數(shù)變換為：（2）將邏輯變量）將邏輯變量B、C、D分別接至片分別接至片和片和片的的輸入端輸入端A2、A1、A0，邏輯變量，邏輯變量A接至片接至片的使能的使能端端G2a和片和片

43、的使能端的使能端G1。1412108642mmmmmmm)D,C,B,A(F8586例例4 試用試用74138 譯碼器構(gòu)成譯碼器構(gòu)成 5 線線32線譯碼器。線譯碼器。87n74138是是3線線-8線譯碼器，要組成線譯碼器，要組成5線線-32線譯碼器，則線譯碼器，則需要四片需要四片74138。n假設(shè)五位輸入碼為假設(shè)五位輸入碼為 X4X0譯碼輸出分別為譯碼輸出分別為Z31Z0，電路連線如圖所示。電路連線如圖所示。n圖中，當輸入碼圖中，當輸入碼 X4X3 = 00時，只有片時，只有片1工作，根據(jù)后工作，根據(jù)后三位碼三位碼 X2X1X0的取值，得到譯碼輸出分別為的取值，得到譯碼輸出分別為Z7Z0；當當

44、X4X3 = 01時，只有片時，只有片2工作，根據(jù)后三位的取值，工作，根據(jù)后三位的取值，輸出分別為輸出分別為Z15Z8；當；當 X4X3 = 10時，只有片時，只有片3工作，工作，根據(jù)后三位的取值，輸出分別為根據(jù)后三位的取值，輸出分別為Z23Z16；當；當 X4X3 = 11時，只有片時，只有片4工作，根據(jù)后三位的取值，輸出分別工作，根據(jù)后三位的取值，輸出分別為為Z31Z24。88Z24 Z31思考：思考：本題是對本題是對5個輸入中的個輸入中的32個代碼全部進行了譯碼，若要只對其中個代碼全部進行了譯碼，若要只對其中的的Z23 Z0譯碼，該譯碼電路該如何擴展？譯碼，該譯碼電路該如何擴展？89練習

45、練習 利用利用74139譯碼器實現(xiàn)異或門電路。譯碼器實現(xiàn)異或門電路。練習練習 將將74139譯碼器擴展為譯碼器擴展為74138譯碼器。譯碼器。練習練習 利用利用74138譯碼器實現(xiàn)下列函數(shù)：譯碼器實現(xiàn)下列函數(shù)： F(A,B,C,D)=m(0,1,3,5,9,10,12,14,15)90二二-十進制譯碼器十進制譯碼器n功能：將功能：將4位位BCD碼的碼的10組代碼翻譯成組代碼翻譯成10個十進制數(shù)個十進制數(shù)字符號對應(yīng)的輸出信號，也稱為碼制譯碼器，也稱字符號對應(yīng)的輸出信號，也稱為碼制譯碼器，也稱4-10線譯碼器線譯碼器n常用芯片有常用芯片有T331、CT7442等，將等，將BCD碼轉(zhuǎn)換成十進碼轉(zhuǎn)換成

46、十進制數(shù)字的譯碼器，其四位輸入制數(shù)字的譯碼器，其四位輸入A3A0為為BCD碼，十碼，十位輸出位輸出Y0Y9分別代表十進制數(shù)字分別代表十進制數(shù)字09。q該譯碼器的輸出為低電平有效該譯碼器的輸出為低電平有效q其次，對于其次，對于8421碼中不允許出現(xiàn)的碼中不允許出現(xiàn)的6個非法碼個非法碼(10101111)，譯碼器輸出端，譯碼器輸出端Y10Y15 均無低電平信號產(chǎn)生，均無低電平信號產(chǎn)生，即譯碼器對這即譯碼器對這6個非法碼拒絕翻譯，也稱拒偽碼輸入。個非法碼拒絕翻譯，也稱拒偽碼輸入。q優(yōu)點：當輸入端出現(xiàn)非法碼時，電路不會產(chǎn)生錯誤譯碼優(yōu)點：當輸入端出現(xiàn)非法碼時，電路不會產(chǎn)生錯誤譯碼q完全譯碼器完全譯碼器9

47、1CT7442 4-10線譯碼器線譯碼器請根據(jù)功能表列出請根據(jù)功能表列出CT7442芯片的輸出函數(shù)表達式芯片的輸出函數(shù)表達式92數(shù)字顯示譯碼器數(shù)字顯示譯碼器n數(shù)字顯示譯碼器是驅(qū)動顯示器件數(shù)字顯示譯碼器是驅(qū)動顯示器件(如熒光數(shù)碼管、如熒光數(shù)碼管、液晶數(shù)碼管等液晶數(shù)碼管等)的核心部件，它可以將輸入代碼轉(zhuǎn)的核心部件，它可以將輸入代碼轉(zhuǎn)換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。換成相應(yīng)數(shù)字，并在數(shù)碼管上顯示出來。 n常用的數(shù)字顯示譯碼器：七段數(shù)字顯示譯碼器。常用的數(shù)字顯示譯碼器：七段數(shù)字顯示譯碼器。常見芯片有常見芯片有CT7448等等93n中規(guī)模集成電路中規(guī)模集成電路CT7448，是一種常用的七段顯示，是一

48、種常用的七段顯示譯碼器，該電路的輸出為譯碼器，該電路的輸出為高電平有效高電平有效，即輸出為，即輸出為1時，對應(yīng)字段點亮；輸出為時，對應(yīng)字段點亮；輸出為0時對應(yīng)字段熄滅。時對應(yīng)字段熄滅。nCT7448可以驅(qū)動七段顯示器顯示可以驅(qū)動七段顯示器顯示015共共16個數(shù)個數(shù)字的字形。字的字形。輸入輸入A3、A2、A1和和A0接收接收4位二進制碼；位二進制碼；輸出輸出a、b、c、d、e、f和和g分別驅(qū)動七段顯示器的分別驅(qū)動七段顯示器的a、b、c、d、e、f和和g段。段。94n 七段顯示譯碼器中增加了輔助功能控制信號：七段顯示譯碼器中增加了輔助功能控制信號：n LTI：測試輸入端，原來檢查顯示管的七段：測試

49、輸入端，原來檢查顯示管的七段是否都能正常工作；是否都能正常工作；n RBI：滅零輸入端，用來熄滅無意義：滅零輸入端，用來熄滅無意義0的顯的顯示；示；n BI/RBO：熄滅輸入端：熄滅輸入端/滅零輸出端；滅零輸出端；n 當當LTI=0且且BI=1時，不管其他輸入狀態(tài)如何，時，不管其他輸入狀態(tài)如何，七段輸出均為有效的邏輯七段輸出均為有效的邏輯0，顯示管的七段均應(yīng)，顯示管的七段均應(yīng)點亮。點亮。89697編碼器編碼器n功能：編碼器的功能恰好與譯碼器相反，是對輸功能：編碼器的功能恰好與譯碼器相反，是對輸入信號按一定規(guī)律進行編排，使每組輸出代碼具入信號按一定規(guī)律進行編排，使每組輸出代碼具有其特定的含義。有

50、其特定的含義。n類型類型: 編碼器按照被編信號的不同特點和要求，編碼器按照被編信號的不同特點和要求，有各種不同的類型，最常見的有二有各種不同的類型，最常見的有二-十進制編碼器十進制編碼器(又稱十進制又稱十進制-BCD碼編碼器碼編碼器)和優(yōu)先編碼器。和優(yōu)先編碼器。98二二-十進制編碼器十進制編碼器n功能：將十進制數(shù)字功能：將十進制數(shù)字09分別編碼成分別編碼成4位位BCD碼。碼。n構(gòu)成：由構(gòu)成：由10個輸入端代表個輸入端代表10個不同數(shù)字，個不同數(shù)字，4個輸出個輸出端代表相應(yīng)端代表相應(yīng)BCD代碼。代碼。99n注意：二注意：二- -十進制編碼十進制編碼器的輸入信號是互斥的，器的輸入信號是互斥的，即即

51、任何時候只允許一個任何時候只允許一個輸入端為有效信號輸入端為有效信號。n最常見的有最常見的有84218421碼編碼碼編碼器，例如，按鍵式器，例如，按鍵式84218421碼編碼器。碼編碼器。 二十進制編碼器二十進制編碼器0 09 9BCDBCD碼碼 100優(yōu)先編碼器優(yōu)先編碼器n功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別功能：識別輸入信號的優(yōu)先級別，選中優(yōu)先級別最高的一個進行編碼，實現(xiàn)優(yōu)先權(quán)管理。最高的一個進行編碼，實現(xiàn)優(yōu)先權(quán)管理。 n優(yōu)先編碼器是數(shù)字系統(tǒng)中實現(xiàn)優(yōu)先權(quán)管理的一個優(yōu)先編碼器是數(shù)字系統(tǒng)中實現(xiàn)優(yōu)先權(quán)管理的一個重要邏輯部件。它與二重要邏輯部件。它與二十進制編碼器的最大區(qū)十進制編碼器的最大區(qū)

52、別是，優(yōu)先編碼器的各個輸入不是互斥的，它允別是，優(yōu)先編碼器的各個輸入不是互斥的，它允許多個輸入端同時為有效信號。許多個輸入端同時為有效信號。n優(yōu)先編碼器的每個輸入具有不同的優(yōu)先級別，當優(yōu)先編碼器的每個輸入具有不同的優(yōu)先級別，當多個輸入信號有效時，它能識別輸入信號的優(yōu)先多個輸入信號有效時，它能識別輸入信號的優(yōu)先級別，并對其中優(yōu)先級別最高的一個進行編碼，級別，并對其中優(yōu)先級別最高的一個進行編碼，產(chǎn)生相應(yīng)的輸出代碼。產(chǎn)生相應(yīng)的輸出代碼。 1018線線-3線線CT74148優(yōu)先編碼器優(yōu)先編碼器引腳圖引腳圖邏輯符號邏輯符號102n74148芯片功能特點：芯片功能特點：q編碼輸入編碼輸入I7I0低電平有效

53、，編碼輸出低電平有效，編碼輸出Y2Y0為反碼輸出；為反碼輸出；q編碼輸入時，按角標數(shù)字大小設(shè)置優(yōu)先級，編碼輸入時，按角標數(shù)字大小設(shè)置優(yōu)先級，I7的優(yōu)先級最的優(yōu)先級最高，高，I0的優(yōu)先級最低。的優(yōu)先級最低。n例如，當同時有例如，當同時有I7、I5、I4均輸入為均輸入為0時，則只對時，則只對“7”進行編碼，進行編碼，輸出輸出Y2Y0=000（7的反碼的反碼），而當），而當I7=1，I6、I5輸入為輸入為0時，則輸時，則輸出出Y2Y0=001，依次類推。，依次類推。q芯片只在芯片只在ST=0的前提下，編碼器才正常編碼，否則該芯的前提下，編碼器才正常編碼，否則該芯片不被選中，編碼輸出全部為片不被選中，

54、編碼輸出全部為1；q選通輸出端選通輸出端Ys和擴展端和擴展端Yex主要用于功能擴展主要用于功能擴展n當當ST=0，若無編碼輸入，若無編碼輸入， 則輸出全為則輸出全為1，且，且Ys=0，Yex=1，表明本編碼器可接受編碼輸入，但不編碼，可運行低位芯表明本編碼器可接受編碼輸入，但不編碼，可運行低位芯片編碼片編碼n當當ST=0，若有編碼輸入，則輸出不全為，若有編碼輸入，則輸出不全為1，且，且Ys=1，Yex=0，表明本編碼器芯片正在編碼，不允許低位芯片編碼表明本編碼器芯片正在編碼，不允許低位芯片編碼103n74148芯片只允許對芯片只允許對8個輸入信息進行編碼，輸出個輸入信息進行編碼，輸出3位二進位

55、二進制代碼，但可以對其進行擴展實現(xiàn)更多位信息編碼制代碼，但可以對其進行擴展實現(xiàn)更多位信息編碼n由兩片由兩片74148芯片擴展為芯片擴展為16-4線優(yōu)先編碼器線優(yōu)先編碼器104n多路選擇器和多路分配器是數(shù)字系統(tǒng)中常用的中多路選擇器和多路分配器是數(shù)字系統(tǒng)中常用的中規(guī)模集成電路。規(guī)模集成電路。n多路選擇器，也稱數(shù)據(jù)選擇器，基本功能是在控多路選擇器，也稱數(shù)據(jù)選擇器，基本功能是在控制信號的控制下，經(jīng)過選擇把多個通道的數(shù)據(jù)傳制信號的控制下，經(jīng)過選擇把多個通道的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道中去，實現(xiàn)數(shù)據(jù)選擇功送到唯一的公共數(shù)據(jù)通道中去，實現(xiàn)數(shù)據(jù)選擇功能。相當于多個輸入的單刀多執(zhí)開關(guān)。能。相當于多個輸入的單刀

56、多執(zhí)開關(guān)。n還可完成數(shù)據(jù)的并串轉(zhuǎn)換、序列信號產(chǎn)生等多種還可完成數(shù)據(jù)的并串轉(zhuǎn)換、序列信號產(chǎn)生等多種邏輯功能以及實現(xiàn)各種邏輯函數(shù)功能。邏輯功能以及實現(xiàn)各種邏輯函數(shù)功能。6.4 多路選擇器多路選擇器105多路選擇器多路選擇器 n又稱數(shù)據(jù)選擇器或多路開關(guān)，常用又稱數(shù)據(jù)選擇器或多路開關(guān)，常用MUX表示。它表示。它是一種多路輸入、單路輸出的組合邏輯電路。是一種多路輸入、單路輸出的組合邏輯電路。n通常，一個具有通常，一個具有2n路輸入和一路輸出的多路選擇路輸入和一路輸出的多路選擇器有器有n個選擇控制變量，控制變量的每種取值組個選擇控制變量，控制變量的每種取值組合對應(yīng)選中一路輸入送至輸出。合對應(yīng)選中一路輸入送

57、至輸出。n常見的常見的MSI多路選擇器有多路選擇器有q4路選擇器路選擇器q8路選擇器路選擇器q16路選擇器路選擇器 輸輸入入 輸輸出出 1066.4 多路選擇器多路選擇器n74153 74153 雙雙4 4路選擇器芯片中有兩個路選擇器芯片中有兩個4 4路選擇器路選擇器qD D0 0D D3 3為數(shù)據(jù)輸入端為數(shù)據(jù)輸入端qA A1 1、A A0 0為選擇控制端為選擇控制端qW為輸出端為輸出端 D0 D1 D2 D3A1A0W雙雙4 4路選擇器路選擇器7415374153的邏輯符號的邏輯符號1074路選擇器路選擇器 其中，其中，mi為選擇變量為選擇變量A1、A0組成的最小項，組成的最小項，Di為第為

58、第i端的端的輸入數(shù)據(jù)，取值等于輸入數(shù)據(jù)，取值等于0或或1。四路選擇器功能表四路選擇器功能表 D D0 0 D D1 1 D D2 2 D D3 3 D D0 0 d d d d d dd Dd D1 1 d d d d d d Dd d D2 2 d d d d d Dd d d D3 3 0 00 0 0 10 1 1 01 0 1 11 1 輸輸 出出 W W 數(shù)數(shù) 據(jù)據(jù) 輸輸 入入 D D0 0 D D1 1 D D2 2 D D3 3 選擇控制輸入選擇控制輸入 A A1 1 A A 30iii301201101001DmDAADAADAADAAWA1A0=00，W=D0 ； A1A0=

59、01，W=D1A1A0=10，W=D2 ； A1A0=11，W=D3108n類似地，可以寫出類似地，可以寫出2n路選擇器的輸出表達式為：路選擇器的輸出表達式為： nmi為選擇控制變量為選擇控制變量An-1，An-2，A1，A0組成組成的最小項；的最小項；nDi為為2n路輸入中的第路輸入中的第i路數(shù)據(jù)輸入，取值路數(shù)據(jù)輸入，取值0或或1-120iiinDmW1098選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 74151n該芯片具有三條選擇控制線該芯片具有三條選擇控制線A2、A1、A0n1個控制輸入端個控制輸入端STn8條數(shù)據(jù)輸入線條數(shù)據(jù)輸入線D7、D6、D5、D4、D3、D2、D1、D0n2條互補數(shù)據(jù)輸出線條互補

60、數(shù)據(jù)輸出線Y和和W1108路選擇器路選擇器74151芯片邏輯符號及功能表芯片邏輯符號及功能表70iiiWm D111應(yīng)用舉例應(yīng)用舉例n多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功能外，在邏輯設(shè)計中主要用來能外，在邏輯設(shè)計中主要用來實現(xiàn)各種邏輯函數(shù)實現(xiàn)各種邏輯函數(shù)功能功能。n作為邏輯函數(shù)產(chǎn)生器作為邏輯函數(shù)產(chǎn)生器q當輸入變量個數(shù)等于多路選擇器的輸入個數(shù)當輸入變量個數(shù)等于多路選擇器的輸入個數(shù)q當輸入變量個數(shù)大于多路選擇器的輸入個數(shù)當輸入變量個數(shù)大于多路選擇器的輸入個數(shù)n結(jié)合譯碼器實現(xiàn)數(shù)據(jù)比較器功能結(jié)合譯碼器實現(xiàn)數(shù)據(jù)比較器功能1121、用具有、用具有n個選擇變量