數(shù)字電路88點陣顯示器設計課件

1、數(shù)字電路課程設計報告 JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 數(shù)字電路課程設計報告基于FPGA的點陣顯示控制器的設計 學 院 名 稱： 電氣信息工程學院 專 業(yè)： 測控技術與儀器 班 級： 08測控1W 姓 名： 顧曉艷 學 號： 08314112 合作者姓名： 袁佳 指導教師姓名： 翟麗芳、樊寅逸 2010 年 12 月 目 錄序言 2第1章 課題要求 21.1 技術要求 21.1.1 EDA技術 21.1.2 VHDL語言 31.1.3 層次化設計 41.2功能要求. 51.3本人的工作. 5 第2章 設計方案 6第3章 單元電路設計和仿真結(jié)果分

2、析 6第4章 頂層電路設計 14（第三、四章借鑒袁佳）第5章 硬件電路設計與安裝圖 15第6章 硬件電路安裝與調(diào)試 18第7章 調(diào)試結(jié)果 19第8章 收獲與體會 20參考文獻 21序言隨著我國經(jīng)濟的高速發(fā)展，對公共場合發(fā)布信息的需求日益增長，利用LED點陣顯示漢字的出現(xiàn)正好適應了這一市場需求，已經(jīng)成為信息傳播的一種重要的手段。采用傳統(tǒng)方式設計的漢字顯示器，通常需要使用單片機、存儲器和制約邏輯電路來進行PCB半的系統(tǒng)集成。盡管這種方案有單片機軟件的支持較為靈活，但是由于受硬件資源的限制，未來對設計的變更和升級，總是難以避免要付出較多的研發(fā)經(jīng)費和較長投放市場周期的代價。隨著電子設計自動化（EDA）

3、技術的進展，基于可編程FPGA器件進行系統(tǒng)芯片集成的新設計方法，也正在快速地取代基于PCB板的傳統(tǒng)設計方式。因此，本文闡述了基于FPGA和VHDL語言實現(xiàn)在8*8點陣上顯示漢字的問題。第一章 課題要求1.1 技術要求1.1.1 EDA技術20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設計可以如同軟

4、件設計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設計方法、設計過程和設計觀念，促進了EDA技術的迅速發(fā)展。 EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言HDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現(xiàn)，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 利用EDA工具，電子設計師可以從概念、算法、協(xié)議等開始設計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動

5、處理完成。 現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業(yè)單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。EDA在教學、科研、產(chǎn)品設計與制造等各方面都發(fā)揮著巨大的作用。在教學方面，幾乎所有理工科（特別是電子信息）類的高校都開設了EDA課程。主要是讓學生了解EDA的基本概念和基本原理、掌握用HDL語言編寫規(guī)范、掌握邏輯綜合的理論和算法、使用EDA工具進行電子電路課程的實驗驗證并從事簡單系統(tǒng)的設計。一般學習電路仿真工具（

6、如multiSIM、PSPICE）和PLD開發(fā)工具（如Altera/Xilinx的器件結(jié)構(gòu)及開發(fā)系統(tǒng)），為今后工作打下基礎。 科研方面主要利用電路仿真工具（multiSIM或PSPICE）進行電路設計與仿真；利用虛擬儀器進行產(chǎn)品測試；將CPLD/FPGA器件實際應用到儀器設備中；從事PCB設計和ASIC設計等。 在產(chǎn)品設計與制造方面，包括計算機仿真，產(chǎn)品開發(fā)中的EDA工具應用、系統(tǒng)級模擬及測試環(huán)境的仿真，生產(chǎn)流水線的EDA技術應用、產(chǎn)品測試等各個環(huán)節(jié)。如PCB的制作、電子設備的研制與生產(chǎn)、電路板的焊接、ASIC的制作過程等。 從應用領域來看，EDA技術已經(jīng)滲透到各行各業(yè)，如上文所說，包括在機械

7、、電子、通信、航空航航天、化工、礦產(chǎn)、生物、醫(yī)學、軍事等各個領域，都有EDA應用。另外，EDA軟件的功能日益強大，原來功能比較單一的軟件，現(xiàn)在增加了很多新用途。如AutoCAD軟件可用于機械及建筑設計，也擴展到建筑裝璜及各類效果圖、汽車和飛機的模型、電影特技等領域。1.1.2 VHDL語言VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。1987 年底，VHDL被 IEEE 和美國國防部確認為標準硬件描述語言。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了

8、含有許多具有硬件特征的語句外，VHDL的語言形式和描述風格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設計，或稱設計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。VHDL 語言能夠成為標準化的硬件描述語言并獲得廣泛應用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,VHDL 語言主要具有以下優(yōu)點： (1)

9、 VHDL 語言功能強大 , 設計方式多樣 VHDL 語言具有強大的語言結(jié)構(gòu), 只需采用簡單明確的VHDL語言程序就可以描述十分復雜的硬件電路。同時, 它還具有多層次的電路設計描述功能。此外 ,VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn), 這是其他硬件描述語言所不能比擬的。VHDL 語言設計方法靈活多樣 , 既支持自頂向下的設計方式, 也支持自底向上的設計方法; 既支持模塊化設計方法, 也支持層次化設計方法。 (2) VHDL 語言具有強大的硬件描述能力 VHDL 語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄

10、存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。VHDL 語言的強大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標準定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會給硬件描述帶來較大的自由度。 (3) VHDL 語言具有很強的移植能力 VHDL 語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述 , 它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (4) VHDL 語言的設計描述與器件無關 采用

11、VHDL 語言描述硬件電路時, 設計人員并不需要首先考慮選擇進行設計的器件。這樣做的好處是可以使設計人員集中精力進行電路設計的優(yōu)化, 而不需要考慮其他的問題。當硬件電路的設計描述完成以后 ,VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。 (5) VHDL 語言程序易于共享和復用 VHDL 語言采用基于庫 ( library) 的設計方法。在設計過程中 , 設計人員可以建立各種可再次利用的模塊 , 一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計 , 而是一些模塊的累加。這些模塊可以預先設計或者使用以前設計中的存檔模塊, 將這些模塊存放在庫中 , 就可以在以后的設計中進行復用。

12、由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標準硬件描述語言 , 因此它可以使設計成果在設計人員之間方便地進行交流和共享, 從而減小硬件電路設計的工作量, 縮短開發(fā)周期。1.1.3 層次化設計我們在設計時為了提高最后結(jié)果的正確性和修改的方便性，往往采用層次化的設計，硬件描述語言設計可以描述（合成）為一個大的模塊，或多個小的模塊。每種方法都有其優(yōu)點和不利之處。隨著更高密度的FPGA器件的產(chǎn)生，使得層次化設計的優(yōu)點遠超過其不利之處。下面是分層設計的一些優(yōu)點：（1）提供更簡單快捷的驗證與仿真（2）允許多個工程師同時進行設計（3）加快設計編輯（4）產(chǎn)品設計更易于理解（5）高效的管理設計流程

13、分層設計也有其一定的缺點：通過分層約束，F(xiàn)PGA中的映射設計可能不是最佳，這可能會降低設備利用率和設計性能。對此加強注意，可使影響減少到最小。 1.2 功能要求（1）基本功能基于FPGA設計一個8*8的點陣顯示控制器，基本要求為能夠靜態(tài)顯示一個漢字。（2）擴展功能但在此基礎上，我們組做了一定的擴展功能，點陣顯示可顯示一個靜態(tài)的“王”字，一屏一屏的“亞運會”，和一個滾動的“王”字,顯示方式可由開關K1,K2,K3控制，K1為靜態(tài)的“王”字，K2為顯示一屏一屏的“亞運會”,K3為顯示一個滾動的“王“字，滾動的方向為向左。1.3 本人的工作本人負責硬件的設計，安裝和調(diào)試，主要進行如下工作：（1）根據(jù)

14、模塊化的思想進行設計，畫出設計原理圖（2）確定每個元器件的參數(shù)（3）按照設計的硬件原理圖進行排版布局（4）焊接元器件（5）進行硬件的調(diào)試（6）與下載好程序的FPGA板連接，與軟件結(jié)合后進行再一次的調(diào)試第二章 設計方案本文設計的LED點陣模塊，共由8*8=64個LED發(fā)光二極管組成。如何在該點陣模塊上顯示漢字是本文設計的關鍵技術。本文的系統(tǒng)設計是采用一種動態(tài)分時掃描技術來實現(xiàn)的。由于顯示器為行共陽、列用陰的結(jié)構(gòu)，因此不可能在同一時刻顯示整個漢字。為了顯示出整個漢字，首先分布好漢字排列，以行給漢字信息；然后以1Hz頻率的時序逐一點亮每一列，即每列逐一加高電平，同時行給漢字信息，根據(jù)人眼的視覺殘留特

15、性，使之形成整個漢字的顯示。本次設計采用模塊化的設計方式，原理如圖：列控制掃描電路分頻電路時鐘輸入8*8矩陣顯示屏行控制掃描電路第三章 單元電路設計（參照袁佳）下面的程序是實現(xiàn)靜態(tài)顯示“王”字。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_Unsigned.all;use ieee.std_logic_ARITH.all;ENTITY peng isport(clk,en:in std_logic; lie:out std_logic_vector(7 downto 0); -列 com:out std_logic_ve

16、ctor(7 downto 0);-行End peng;Architecture a of peng issignal st1:std_logic_vector(7 downto 0);signal osc:std_logic;signal osd:std_logic;signal d_ff:std_logic_vector(27 downto 0);signal data:std_logic_vector(7 downto 0);signal d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(7 downto 0);signal lie0:std_logic_

17、vector(6 downto 0);Begincom=data;lie=st1;d0=10000000;d1=10010001;d2=10010001;d3=10010001;d4=11111111;d5=10010001;d6=10010001;d7=2e8)then d_ff(27 downto 0)=0000000000000000000000000000;else d_ff(27 downto 0)=d_ff+1;end if;osc=not d_ff(10);end process first;second:process(osc)begin if(osc=1 and osceve

18、nt and en=0)then if st1(7 downto 0)=00000000or st1(7 downto 0)=01111111then st1(7 downto 0)=11111110;data=d0;-逐列掃描方式 elsif st1(7 downto 0)=11111110then st1(7 downto 0)=11111101;data=d1; elsif st1(7 downto 0)=11111101then st1(7 downto 0)=11111011;data=d2; elsif st1(7 downto 0)=11111011then st1(7 down

19、to 0)=11110111;data=d3; elsif st1(7 downto 0)=11110111then st1(7 downto 0)=11101111;data=d4; elsif st1(7 downto 0)=11101111then st1(7 downto 0)=11011111;data=d5; elsif st1(7 downto 0)=11011111then st1(7 downto 0)=10111111;data=d6; elsif st1(7 downto 0)=10111111then st1(7 downto 0)=01111111;data=d7;

20、end if;end if;end process second;end a;以下程序是實現(xiàn)一屏一屏顯示“亞運會”Library ieee;Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Use ieee.std_logic_arith.all;Entity weng isPort( Clk,en:in std_logic; lie:out std_logic_vector(7 downto 0);-列 Com:out std_logic_vector(7 downto 0);-行End weng;Architecture

21、 a of weng issignal st1:std_logic_vector(7 downto 0);signal osc:std_logic;signal osd:std_logic;signal d_ff:std_logic_vector(27 downto 0);signal data:std_logic_vector(7 downto 0);signal d0,d1,d2,d3,d4,d5,d6,d7:std_logic_vector(7 downto 0);signal lie0:std_logic_vector(6 downto 0);begincom=data;lie=st1

22、;D0=10000000when lie0(6 downto 0)=0000000else10000100when lie0(6 downto 0)=0000001else00010000when lie0(6 downto 0)=0000010else00000000;D1=10001001when lie0(6 downto 0)=0000000else11111111when lie0(6 downto 0)=0000001else00001000when lie0(6 downto 0)=0000010else00000000;D2=10010001when lie0(6 downto

23、 0)=0000000else10000000when lie0(6 downto 0)=0000001else01010100when lie0(6 downto 0)=0000010else00000000;D3=11111111when lie0(6 downto 0)=0000000else10101010when lie0(6 downto 0)=0000001else01111010when lie0(6 downto 0)=0000010else00000000;D4=10000001when lie0(6 downto 0)=0000000else10111010when li

24、e0(6 downto 0)=0000001else01011011when lie0(6 downto 0)=0000010else00000000;D5=11111111when lie0(6 downto 0)=0000000else10101010when lie0(6 downto 0)=0000001else01110100when lie0(6 downto 0)=0000010else00000000;D6=10010001when lie0(6 downto 0)=0000000else10111000when lie0(6 downto 0)=0000001else0100

25、1000when lie0(6 downto 0)=0000010else00000000;D7=2e8)thend_ff(27 downto 0)=0000000000000000000000000000;elsed_ff(27 downto 0)=d_ff+1;end if;osc=not d_ff(10);osd=not d_ff(26);end process first;second:process(osc)beginif(osc=1 and oscevent)then if st1(7 downto 0)=00000000or st1(7 downto 0)=01111111the

26、n st1(7 downto 0)=11111110;data=d0; -逐列掃描方式 elsif st1(7 downto 0)=11111110then st1(7 downto 0)=11111101;data=d1; elsif st1(7 downto 0)=11111101then st1(7 downto 0)=11111011;data=d2; elsif st1(7 downto 0)=11111011then st1(7 downto 0)=11110111;data=d3; elsif st1(7 downto 0)=11110111then st1(7 downto 0

27、)=11101111;data=d4; elsif st1(7 downto 0)=11101111then st1(7 downto 0)=11011111;data=d5; elsif st1(7 downto 0)=11011111then st1(7 downto 0)=10111111;data=d6; elsif st1(7 downto 0)=10111111then st1(7 downto 0)=01111111;data=d7; end if;end if;end process second;third:process(osd)beginif(osd=1 and osde

28、vent and en=0)thenif lie0(6 downto 0)=0000010then lie0(6 downto 0)=0000000;else lie0(6 downto 0)=lie0+1;end if;end if;end process third;end a;以下程序?qū)崿F(xiàn)滾動顯示“王”LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;entity gun isPORT( clk,en:IN STD_LOGIC; lie

29、:out STD_LOGIC_VECTOR(7 DOWNTO 0);-列 com:out STD_LOGIC_VECTOR(7 DOWNTO 0);-行END gun;ARCHITECTURE a OF gun ISSIGNAL st1,st2:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL osc:STD_LOGIC;SIGNAL osd:STD_LOGIC;SIGNAL d_ff:STD_LOGIC_VECTOR(27 DOWNTO 0);SIGNAL data:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL d0,d1,d2,d3,d4,d

30、5,d6,d7:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL lie0,lie1,lie2,lie3,lie4,lie5,lie6,lie7:STD_LOGIC_VECTOR(6 DOWNTO 0);BeginCom=data;lie=st1;D0= 10000000when lie0=0000000else-王字第0列 10010001when lie0=0000001else-王字第1列 10010001when lie0=0000010else-王字第2列 10010001when lie0=0000011else-王字第3列 11111111when lie0

31、=0000100else-王字第4列 10010001when lie0=0000101else-王字第5列 10010001when lie0=0000110else-王字第6列 10000000when lie0=0000111else-王字第7列 00000000; -以上為字庫0 D1=10010001when lie0=0000000else-王字第1列10010001when lie0=0000001else-王字第2列10010001when lie0=0000010else-王字第3列11111111when lie0=0000011else-王字第4列10010001when

32、 lie0=0000100else-王字第5列10010001when lie0=0000101else-王字第6列10000000when lie0=0000110else-王字第7列10000000when lie0=0000111else-王字第0列00000000;-以上為字庫1D2=10010001when lie0=0000000else-王字第2列10010001when lie0=0000001else-王字第3列11111111when lie0=0000010else-王字第4列10010001when lie0=0000011else-王字第5列10010001when

33、lie0=0000100else-王字第6列10000000when lie0=0000101else-王字第7列10000000when lie0=0000110else-王字第0列10010001when lie0=0000111else-王字第1列00000000;-以上為字庫2D3=10010001when lie0=0000000else-王字第3列11111111when lie0=0000001else-王字第4列10010001when lie0=0000010else-王字第5列10010001when lie0=0000011else-王字第6列10000000when l

34、ie0=0000100else-王字第7列10000000when lie0=0000101else-王字第0列10010001when lie0=0000110else-王字第1列10010001when lie0=0000111else-王字第2列00000000;-以上為字庫3D4=11111111when lie0=0000000else-王字第4列10010001when lie0=0000001else-王字第5列10010001when lie0=0000010else-王字第6列10000000when lie0=0000011else-王字第7列10000000when li

35、e0=0000100else-王字第0列10010001when lie0=0000101else-王字第1列10010001when lie0=0000110else-王字第2列10010001when lie0=0000111else-王字第3列00000000;-以上為字庫4D5=10010001when lie0=0000000else-王字第5列10010001when lie0=0000001else-王字第6列10000000when lie0=0000010else-王字第7列10000000when lie0=0000011else-王字第0列10010001when lie

36、0=0000100else-王字第1列10010001when lie0=0000101else-王字第2列10010001when lie0=0000110else-王字第3列11111111when lie0=0000111else-王字第4列00000000;-以上是字庫5D6=10010001when lie0=0000000else-王字第6列10000000when lie0=0000001else-王字第7列10000000when lie0=0000010else-王字第0列10010001when lie0=0000011else-王字第1列10010001when lie0

37、=0000100else-王字第2列10010001when lie0=0000101else-王字第3列11111111when lie0=0000110else-王字第4列10010001when lie0=0000111else-王字第5列00000000;-以上是字庫6D7=2e8 thend_ff(27 downto 0)=0000000000000000000000000000;elsed_ff(27 downto 0)=d_ff+1;end if;osc=not d_ff(10);osd=not d_ff(26);end process first;second:process(

38、osc)begin if(osc=1and oscevent)then if st1(7 downto 0)=00000000or st1(7 downto 0)=01111111then st1(7 downto 0)=11111110;data=d0; -逐列掃描方式 elsif st1(7 downto 0)=11111110then st1(7 downto 0)=11111101;data=d1; elsif st1(7 downto 0)=11111101then st1(7 downto 0)=11111011;data=d2; elsif st1(7 downto 0)=111

39、11011then st1(7 downto 0)=11110111;data=d3; elsif st1(7 downto 0)=11110111then st1(7 downto 0)=11101111;data=d4; elsif st1(7 downto 0)=11101111then st1(7 downto 0)=11011111;data=d5; elsif st1(7 downto 0)=11011111then st1(7 downto 0)=10111111;data=d6; elsif st1(7 downto 0)=10111111then st1(7 downto 0

40、)=01111111;data=d7; end if;end if;end process second;third:process(osd)beginif(osd=1 and osdevent and en=0)then if lie0(6 downto 0)=0000111then lie0(6 downto 0)=0000000; else lie0clk,en=a(2),com=h1,lie=l1);u2:weng port map(clk=clk,en=a(1),com=h2,lie=l2);u3:gun port map(clk=clk,en=a(0),com=h3,lie=l3);hang=h1 or h2 or h3;lie=l1 or l2 or l3;end architecture one