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文檔簡介

1、課程設(shè)計報告書課程名稱集成電路CAD課程設(shè)計學 院物聯(lián)網(wǎng)工程專 業(yè)微電子姓 名趙山杉學 號1030112132指導教師吳 濱 2015年 12月題目內(nèi)容(要求格式:小四宋體;字母數(shù)字Times new roman;行距1.25)設(shè)計一個4位二進制計數(shù)器。計數(shù)范圍從0000-1111,有低位進位輸入和進位輸出有使能、異步復(fù)位功能有同步置數(shù)功能具體要求(要求格式:小四宋體;字母數(shù)字Times new roman;行距1.25)畫出芯片管腳圖設(shè)計輸入輸出的電特性用Verilog程序進行邏輯設(shè)計,要求畫出程序流程圖,并進行邏輯仿真畫出電路原理圖,要求進行電路仿真畫出電路版圖,并進行版圖仿真實踐過程及內(nèi)

2、容記錄(要求格式:小四宋體;字母數(shù)字Times new roman;行距1.25,可根據(jù)內(nèi)容長短插頁)一、 芯片管腳CLR:清零端,低電平有效CLK:時鐘A,B,C,D:四個輸入端ENP:輸入使能端GND:低電平VCC:高電平RCO:動態(tài)進位輸出端QA,QB,QC,QD:四個輸出端ENT:輸出使能端LOAD:指數(shù)端,低電平有效 這種同步可預(yù)置四位二進計數(shù)器是由四個D型觸發(fā)器和若干個門電路構(gòu)成,內(nèi)部有超前進位,具有計數(shù)、置數(shù)、禁止、直接(異步)清零等功能。對所有觸發(fā)器同時加上時鐘,使得當計數(shù)使能輸入和內(nèi)部門發(fā)出指令時輸出變化彼此協(xié)調(diào)一致而實現(xiàn)同步工作。這種工作方式消除了非同步(脈沖時鐘)計數(shù)器中

3、常有的輸出計數(shù)尖峰。緩沖時鐘輸入將在時鐘輸入上升沿觸發(fā)四個觸發(fā)器。這種計數(shù)器是可全編程的,即輸出可預(yù)置到任何電平。當預(yù)置是同步時,在置數(shù)輸入上將建立一低電平,禁止計數(shù),并在下一個時鐘之后不管使能輸入是何電平,輸出都與建立數(shù)據(jù)一致。清除是異步的(直接清零),不管時鐘輸入、置數(shù)輸入、使能輸入為何電平,清除輸入端的低電平把所有四個觸發(fā)器的輸出直接置為低電平。有了超前進位電路后,無須另加門,即可級聯(lián)出 n位同步應(yīng)用的計數(shù)器。它是借助于兩個計數(shù)使能輸入和一個動態(tài)進位輸出來實現(xiàn)的。兩個計數(shù)使能輸入( ENP和 ENT)計數(shù)時必須是高電平,且輸入 ENT必須正反饋,以便使能動態(tài)進位輸出。因而被使能的動態(tài)進位

4、輸出將產(chǎn)生一個高電平輸出脈沖,其寬度近似等于 QA輸出高電平。此高電平溢出進位脈沖可用來使能其后的各個串聯(lián)級。使能 ENP和 ENT輸入的跳變不受時鐘輸入的影響。電路有全獨立的時鐘電路。改變工作模式的控制輸入(使能 ENP、ENT或清零)縱使發(fā)生變化,直到時鐘發(fā)生為止,都沒有什么影響。計數(shù)器的功能(不管使能、不使能、置數(shù)或計數(shù))完全由穩(wěn)態(tài)建立時間和保持時間所要求的條件來決定。邏輯圖 典型清除、置數(shù)、計數(shù)和禁止時序二、 輸入輸出電特性經(jīng)過Hspice調(diào)試仿真符號參數(shù)名稱最小典型最大VCC電源電壓4.7555.25VIH輸入高電平電壓2.0VIL輸入低電平電壓0.8IOH輸出高電平電流-400IO

5、L輸出低電平電流8fck時鐘頻率025tw脈沖寬度時鐘25清零20數(shù)據(jù)20使能20tsu建立時間置數(shù)20置數(shù)無效態(tài)20清零20清零無效態(tài)25th保持時間3 三、 硬件描述1、 程序流程圖2、 Verilog源程序module count4(CLR,LOAD,ENT,ENP,CLK,data_in,data_out,RCO);inputCLR,LOAD,ENP,ENT,CLK;input3:0 data_in;output3:0 data_out;outputRCO;reg3:0 data_out;reg RCO;always(posedge CLK or negedge CLR)beginif

6、(!CLR)begindata_out=4b0000;RCO=0;endelse if(!LOAD)data_out=data_in;else begincase(ENP,ENT)2b01:begin data_out=data_out;RCO=0;end2b11:if(data_out=4d15)begindata_out=0;RCO=1; endelsebegindata_out=data_out+1;RCO=0;enddefault:begindata_out=data_out;RCO=RCO;endendcaseendendendmodule 3、 邏輯仿真:四、 電路原理圖1、 原理

7、圖截圖門級原理圖:晶體管級原理圖:2、 原理圖仿真鑒于我的版圖仿真打算用Hspice軟件,所以這里的電路圖仿真我就嘗試用electronics workbenchEWB軟件,在后面使用工具中我會簡單介紹。下面是仿真截圖:五、 電路版圖1、 版圖截圖2、 版圖仿真六、 工具介紹及選擇理由在此次芯片設(shè)計所選用軟件:、門級電路:因為Tanner 中S-edit通常情況是用來畫晶體管級電路圖,如果要畫門級電路,用ledit不是太方便,要先用矩形、三角形等圖形符號自定義一個門電路,才能使用達到所需要目的。所以我才用以前電路實驗課上用過的電路仿真軟件,也就是electronics workbench。這個

8、仿真工具里面有多種門電路以及簡單的芯片,直接調(diào)用就可以使用。電子工作臺(electronics workbenchEWB)軟件是目前各種電子電路輔助分析與設(shè)計軟件中最優(yōu)秀的軟件之一,它具有界面友好、操作簡便、實用性強等優(yōu)點,并具有模擬和數(shù)字電路的設(shè)計、分析和仿真能力。介紹一種基于EWB軟件設(shè)計電路的新方法,它改變了傳統(tǒng)的設(shè)計方法,并通過設(shè)計事例介紹了EWB在電子技術(shù)中的方法與技巧,說明了該軟件是設(shè)計電子電路的有效工具。electronics workbench確實是一個操作簡便,既可以實現(xiàn)電路設(shè)計又可以進行電路仿真的工具。所以我在電路圖仿真中也用了這個軟件。、晶體管級電路:本次設(shè)計采用了這學期

9、來熟練掌握的S-edit軟件。因為學習了版圖這門課,所以對EDA的這些軟件應(yīng)用較多。而且S-edit軟件中的晶體管種類十分豐富,而且操作起來也很簡單。重要的是它能導出電路原理圖的網(wǎng)表,該網(wǎng)表不僅能與版圖工具S-edit所繪版圖所導出的網(wǎng)表經(jīng)過LVS軟件匹配,以驗證電路圖原理圖和版圖是否一致,同樣,它導出的網(wǎng)表可以直接應(yīng)用于電路圖的仿真,不論是模擬電路還是數(shù)字電路,這一應(yīng)用都是極其方便的,為設(shè)計者提供了便捷。Tanner集成電路設(shè)計軟件是由Tanner Research 公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強大,易學易用,包括S-Edit,T-Spice,

10、W-Edit,L-Edit與LVS,從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國內(nèi)應(yīng)用廣泛,具有很高知名度。、版圖:這學期我們還接觸了Microwind這款軟件繪畫版圖,而且可以直接在版圖上進行仿真,不過因為我的電腦里沒有這個軟件,所以我還是采用了L-edit。L-Edit Pro是Tanner EDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊,具有高效率,交互式等特點,強大而且完善的功能包括從IC設(shè)計到輸出,以及最后的加工服務(wù),完全可以媲美百萬美元級的IC設(shè)計軟件。L-Edit Pro包含IC設(shè)計編輯器(Layout Editor)、自動布線系統(tǒng)(St

11、andard Cell Place & Route)、線上設(shè)計規(guī)則檢查器(DRC)、組件特性提取器(Device Extractor)、設(shè)計布局與電路netlist的比較器(LVS)、CMOS Library、Marco Library,這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-Edit Pro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。最后的版圖仿真,我也是從版圖直接導出網(wǎng)表,然后加上vvdd Vdd GND 5vcp CP GND PULSE (0 5 0n 0.1n 0.1n 8n 16n)vs S GND 5vr R GND PWL (0ns 0V

12、 20ns 0V 20.1ns 5V 400ns 5V).tran 1n 400n.print tran v(D0) V(D1) V(D2) V(D3) V(CP) V(S) V(R).end進行版圖的仿真、電路仿真:本次應(yīng)老師要求采用的是Hspice電路仿真軟件,為了能提前驗證自己設(shè)計的電路圖是否正確,我已經(jīng)在自己的電腦上安裝了Hspice軟件。利用S-edit軟件所畫的電路原理圖,然后導出網(wǎng)表。實際上,版圖和晶體管級的電路原理圖用Tanner的LVS軟件直接驗證是否一致,那么他們導出的網(wǎng)表除了結(jié)點不同以外,其他都是一模一樣的。、Verilog仿真:這個邏輯仿真沒有用ISE軟件,而是用的QuartusII軟件。Quartus II 是Altera公司的綜合性PLD/FPGA開發(fā)軟件,原理圖、VHDL、VerilogHDL以及AHDL(Altera Hardware 支持Description Language)等多種設(shè)計輸入形式,內(nèi)嵌自有的綜合器以及仿真器,可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。因為之前上VHDL的時候用的這個QuartusII軟件,然后覺得環(huán)境很友好,而且寫激勵也非常方便直觀,所以這次邏輯仿真也

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