硬件描述語(yǔ)言簡(jiǎn)介

1、2021-10-211第九章第九章 硬件描述語(yǔ)言簡(jiǎn)介硬件描述語(yǔ)言簡(jiǎn)介9.1 概述概述9.2 verilog hdl簡(jiǎn)介簡(jiǎn)介9.3 用用verilog hdl描述邏輯描述邏輯電路的實(shí)例電路的實(shí)例 2021-10-2129.1 概述概述硬件描述語(yǔ)言硬件描述語(yǔ)言hdl（hardware description language ）是一種用形式化方法來(lái)描述數(shù)字電路和）是一種用形式化方法來(lái)描述數(shù)字電路和數(shù)字邏輯系統(tǒng)的語(yǔ)言。數(shù)字邏輯電路設(shè)計(jì)者可利用這數(shù)字邏輯系統(tǒng)的語(yǔ)言。數(shù)字邏輯電路設(shè)計(jì)者可利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想，然后利用eda工具進(jìn)工具進(jìn)行仿真，再自動(dòng)綜合到門(mén)

2、級(jí)電路，最后用行仿真，再自動(dòng)綜合到門(mén)級(jí)電路，最后用asic或或fpga實(shí)現(xiàn)其功能。實(shí)現(xiàn)其功能。2021-10-213舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對(duì)舉個(gè)例子，在傳統(tǒng)的設(shè)計(jì)方法中，對(duì)2輸入的與輸入的與門(mén)，我們可能需到標(biāo)準(zhǔn)器件庫(kù)中調(diào)個(gè)門(mén)，我們可能需到標(biāo)準(zhǔn)器件庫(kù)中調(diào)個(gè)74系列的器件系列的器件出來(lái)，但在硬件描述語(yǔ)言中，出來(lái)，但在硬件描述語(yǔ)言中，“& ”就是一個(gè)與門(mén)的就是一個(gè)與門(mén)的形式描述，形式描述，“c = a & b”就是一個(gè)就是一個(gè)2輸入與門(mén)的描述。輸入與門(mén)的描述。而而“and”就是一個(gè)與門(mén)器件。就是一個(gè)與門(mén)器件。 硬件描述語(yǔ)言發(fā)展至今已有二十多年歷史，當(dāng)硬件描述語(yǔ)言發(fā)展至今已有二十多年歷史，當(dāng)今

3、業(yè)界的標(biāo)準(zhǔn)中（今業(yè)界的標(biāo)準(zhǔn)中（ieee標(biāo)準(zhǔn)）主要有標(biāo)準(zhǔn)）主要有vhdl和和verilog hdl 這兩種硬件描述語(yǔ)言。這兩種硬件描述語(yǔ)言。2021-10-214 在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：在數(shù)字電路設(shè)計(jì)中，數(shù)字電路可簡(jiǎn)單歸納為兩種要素：線線和和器件器件。線線是器件管腳之間的物理連線；是器件管腳之間的物理連線；器件器件也可簡(jiǎn)單也可簡(jiǎn)單歸納為組合邏輯器件（如與或非門(mén)等）和時(shí)序邏輯器件歸納為組合邏輯器件（如與或非門(mén)等）和時(shí)序邏輯器件（如寄存器、鎖存器、（如寄存器、鎖存器、ram等）。一個(gè)數(shù)字系統(tǒng)（硬件）等）。一個(gè)數(shù)字系統(tǒng)（硬件）就是多個(gè)器件通過(guò)一定的連線關(guān)系組合在一塊的。因此，

4、就是多個(gè)器件通過(guò)一定的連線關(guān)系組合在一塊的。因此，verilog hdl的建模實(shí)際上就是如何使用的建模實(shí)際上就是如何使用hdl語(yǔ)言對(duì)數(shù)字電語(yǔ)言對(duì)數(shù)字電路的兩種基本要素的特性及相互之間的關(guān)系進(jìn)行描述的過(guò)路的兩種基本要素的特性及相互之間的關(guān)系進(jìn)行描述的過(guò)程。程。9.2 verilog hdl 簡(jiǎn)介簡(jiǎn)介2021-10-215模塊模塊（module）是）是verilog 的基本描述單位，用于描的基本描述單位，用于描述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端述某個(gè)設(shè)計(jì)的功能或結(jié)構(gòu)及與其他模塊通信的外部端口?？凇ＤK在概念上可等同一個(gè)器件就如我們調(diào)用通用器件模塊在概念上可等同一個(gè)器件就如我們調(diào)用通用器

5、件（與門(mén)、三態(tài)門(mén)等）或通用宏單元（計(jì)數(shù)器、（與門(mén)、三態(tài)門(mén)等）或通用宏單元（計(jì)數(shù)器、alu、cpu）等，因此，）等，因此，一個(gè)模塊可在另一個(gè)模塊中調(diào)用一個(gè)模塊可在另一個(gè)模塊中調(diào)用。一個(gè)電路設(shè)計(jì)可由多個(gè)模塊組合而成，因此一個(gè)模塊一個(gè)電路設(shè)計(jì)可由多個(gè)模塊組合而成，因此一個(gè)模塊的設(shè)計(jì)只是一個(gè)系統(tǒng)設(shè)計(jì)中的某個(gè)層次設(shè)計(jì)，的設(shè)計(jì)只是一個(gè)系統(tǒng)設(shè)計(jì)中的某個(gè)層次設(shè)計(jì)，模塊設(shè)模塊設(shè)計(jì)可采用多種建模方式計(jì)可采用多種建模方式。模模 塊塊 （module）2021-10-216三個(gè)描述層次三個(gè)描述層次 開(kāi)關(guān)級(jí)描述：描述電阻、晶體管以及它描述電阻、晶體管以及它們之間的相互連線關(guān)系。們之間的相互連線關(guān)系。 門(mén)級(jí)描述：描述基本

6、邏輯門(mén)、觸發(fā)器以描述基本邏輯門(mén)、觸發(fā)器以及相互連線關(guān)系。及相互連線關(guān)系。 寄存器傳輸級(jí)（rtl）描述：描述寄存器描述寄存器以及它們之間的數(shù)據(jù)傳遞關(guān)系。以及它們之間的數(shù)據(jù)傳遞關(guān)系。2021-10-217verilog hdl 允許一個(gè)設(shè)計(jì)中每個(gè)模塊均在不同設(shè)計(jì)允許一個(gè)設(shè)計(jì)中每個(gè)模塊均在不同設(shè)計(jì)層次層次上建模。上建模。2021-10-2189.2.1 基本程序結(jié)構(gòu)基本程序結(jié)構(gòu)module ();endmodule2021-10-219幾個(gè)簡(jiǎn)單事例：幾個(gè)簡(jiǎn)單事例：例例1 加法器加法器module addr (a, b, cin, cout, sum);input 2:0 a;input 2:0 b;

7、input cin;output cout;output 2:0 sum;assign cout,sum = a +b + cin;endmodule2021-10-2110例例2 比較器比較器module compare （equal，a，b）；）；input 1:0 a,b; / declare the input signal ;output equare ; / declare the output signal;assign equare = (a = b) ? 1:0 ;/ * if a = b , output 1, otherwise 0；*/endmodule幾個(gè)簡(jiǎn)單事例：幾

8、個(gè)簡(jiǎn)單事例：2021-10-2111module mytri (din, d_en, d_out);input din;input d_en;output d_out;assign d_out = d_en ? din :bz;endmodulemodule trist (din, d_en, d_out);input din;input d_en;output d_out;mytri u_mytri(din,d_en,d_out);endmodule例例3 三態(tài)驅(qū)動(dòng)器三態(tài)驅(qū)動(dòng)器幾個(gè)簡(jiǎn)單事例：幾個(gè)簡(jiǎn)單事例：2021-10-2112 通過(guò)上面的實(shí)例可看出，一個(gè)設(shè)計(jì)是由一個(gè)個(gè)模塊通過(guò)上面的實(shí)例可看

9、出，一個(gè)設(shè)計(jì)是由一個(gè)個(gè)模塊（module）構(gòu)成的。一個(gè)模塊的設(shè)計(jì)如下：）構(gòu)成的。一個(gè)模塊的設(shè)計(jì)如下：1、模塊內(nèi)容是嵌在模塊內(nèi)容是嵌在module 和和endmodule兩個(gè)語(yǔ)句之間。兩個(gè)語(yǔ)句之間。每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊可進(jìn)行層次的嵌套，因此每個(gè)模塊實(shí)現(xiàn)特定的功能，模塊可進(jìn)行層次的嵌套，因此可以將大型的數(shù)字電路設(shè)計(jì)分割成大小不一的小模塊來(lái)實(shí)可以將大型的數(shù)字電路設(shè)計(jì)分割成大小不一的小模塊來(lái)實(shí)現(xiàn)特定的功能，最后通過(guò)由頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整現(xiàn)特定的功能，最后通過(guò)由頂層模塊調(diào)用子模塊來(lái)實(shí)現(xiàn)整體功能，這就是體功能，這就是top-down的設(shè)計(jì)思想，如例的設(shè)計(jì)思想，如例3。2、模塊包括模塊包括接口

10、描述部分接口描述部分和和邏輯功能描述部分邏輯功能描述部分。這可以把。這可以把模塊與器件相類比。模塊與器件相類比。模塊的結(jié)構(gòu)：模塊的結(jié)構(gòu)：2021-10-2113模塊的端口定義部分：模塊的端口定義部分：如上例：如上例： module addr (a, b, cin, count, sum); 其中其中module 是模塊的保留字，是模塊的保留字，addr 是模塊的名字，相當(dāng)于器件名。是模塊的名字，相當(dāng)于器件名。（）內(nèi)是該模塊的端口聲明，定義了該模塊的管腳名，是（）內(nèi)是該模塊的端口聲明，定義了該模塊的管腳名，是該模塊與其他模塊通訊的外部接口，相當(dāng)于器件的該模塊與其他模塊通訊的外部接口，相當(dāng)于器件的

11、pin。模塊的內(nèi)容，包括模塊的內(nèi)容，包括i/o說(shuō)明，內(nèi)部信號(hào)、調(diào)用模塊等的聲說(shuō)明，內(nèi)部信號(hào)、調(diào)用模塊等的聲明語(yǔ)句和功能定義語(yǔ)句。明語(yǔ)句和功能定義語(yǔ)句。i/o說(shuō)明語(yǔ)句如：說(shuō)明語(yǔ)句如： input 2:0 a; input 2:0 b; input cin; output count; 其中的其中的input 、output、inout 是保留字，定是保留字，定義了管腳信號(hào)的流向，義了管腳信號(hào)的流向，n:0表示該信號(hào)的位寬（總線或表示該信號(hào)的位寬（總線或單根信號(hào)線）。單根信號(hào)線）。2021-10-2114邏輯功能描述部分如：邏輯功能描述部分如： assign d_out = d_en ? din

12、:bz;mytri u_mytri(din,d_en,d_out);功能描述用來(lái)產(chǎn)生各種邏輯（主要是組合邏輯和時(shí)序功能描述用來(lái)產(chǎn)生各種邏輯（主要是組合邏輯和時(shí)序邏輯，可用多種方法進(jìn)行描述。還可用來(lái)實(shí)例化一個(gè)邏輯，可用多種方法進(jìn)行描述。還可用來(lái)實(shí)例化一個(gè)器件，該器件可以是廠家的器件庫(kù)也可以是我們自己器件，該器件可以是廠家的器件庫(kù)也可以是我們自己用用hdl設(shè)計(jì)的模塊（相當(dāng)于在原理圖輸入時(shí)調(diào)用一設(shè)計(jì)的模塊（相當(dāng)于在原理圖輸入時(shí)調(diào)用一個(gè)庫(kù)元件）。在邏輯功能描述中，主要用到個(gè)庫(kù)元件）。在邏輯功能描述中，主要用到assign 和和always 兩個(gè)語(yǔ)句。兩個(gè)語(yǔ)句。2021-10-21153、對(duì)每個(gè)模塊都要

13、進(jìn)行端口定義，并說(shuō)明輸入、對(duì)每個(gè)模塊都要進(jìn)行端口定義，并說(shuō)明輸入、輸出口，然后對(duì)模塊的功能進(jìn)行邏輯描述，當(dāng)然，輸出口，然后對(duì)模塊的功能進(jìn)行邏輯描述，當(dāng)然，對(duì)測(cè)試模塊，可以沒(méi)有輸入輸出口。對(duì)測(cè)試模塊，可以沒(méi)有輸入輸出口。4、verilog hdl 的書(shū)寫(xiě)格式自由，一行可以寫(xiě)的書(shū)寫(xiě)格式自由，一行可以寫(xiě)幾個(gè)語(yǔ)句，也可以一個(gè)語(yǔ)句分幾行寫(xiě)。幾個(gè)語(yǔ)句，也可以一個(gè)語(yǔ)句分幾行寫(xiě)。5、除除endmodule 語(yǔ)句外，每個(gè)語(yǔ)句后面需有分語(yǔ)句外，每個(gè)語(yǔ)句后面需有分號(hào)表示該語(yǔ)句結(jié)束。號(hào)表示該語(yǔ)句結(jié)束。模塊的結(jié)構(gòu)：模塊的結(jié)構(gòu)：2021-10-21169.2.2 詞法構(gòu)成詞法構(gòu)成1、間隔符與注釋符、間隔符與注釋符 在在

14、verilog hdl里有兩種形式的注釋：里有兩種形式的注釋：/ 是單行注釋是單行注釋 /* */ 是多行注釋是多行注釋白空（新行、制表符、空格）沒(méi)有特殊意義。白空（新行、制表符、空格）沒(méi)有特殊意義。書(shū)寫(xiě)規(guī)范建議：書(shū)寫(xiě)規(guī)范建議：一個(gè)語(yǔ)句一行。一個(gè)語(yǔ)句一行。采用空四格的采用空四格的table 鍵進(jìn)行縮進(jìn)。鍵進(jìn)行縮進(jìn)。2021-10-21172、操作符、操作符 arithmetic: +, - ! * / binary operators: &, |, , , ! shift: relational: , , =, =, != logical: &, |9.2.2 詞法構(gòu)成詞法構(gòu)成2021-10-

15、2118examples：549 / 十進(jìn)制十進(jìn)制h 8ff / 十六進(jìn)制十六進(jìn)制o765 / 八進(jìn)制八進(jìn)制4 b11 / 4位二進(jìn)制數(shù)位二進(jìn)制數(shù) 00113 b10 x / 3位二進(jìn)制數(shù)，最低位不確定位二進(jìn)制數(shù)，最低位不確定5 d3 / 5位十進(jìn)制數(shù)位十進(jìn)制數(shù)00003-4b11 / 4位二進(jìn)制數(shù)位二進(jìn)制數(shù)0011的補(bǔ)碼，的補(bǔ)碼，11019.2.2 詞法構(gòu)成詞法構(gòu)成3、數(shù)值常量、數(shù)值常量size base valuesize 定義以位計(jì)的常量的位長(zhǎng)；定義以位計(jì)的常量的位長(zhǎng)；base 為為o 或或o（表示八進(jìn)制），（表示八進(jìn)制），b 或或b（表示二進(jìn)制），（表示二進(jìn)制），d 或或d（表示十進(jìn)制

16、），（表示十進(jìn)制），h 或或h （表示十六進(jìn)制）之一；（表示十六進(jìn)制）之一；value 是基于是基于base 的值的數(shù)字序列。值的值的數(shù)字序列。值x 和和z 以及以及十六進(jìn)制中的十六進(jìn)制中的a 到到f 不區(qū)分大小寫(xiě)。不區(qū)分大小寫(xiě)。2021-10-2119 verilog hdl中規(guī)定了四種基本的值類型：中規(guī)定了四種基本的值類型： 0：邏輯：邏輯0或或“假假”； 1：邏輯：邏輯1或或“真真”； x：未知值；：未知值； z：高阻。：高阻。 注意這四種值的解釋都內(nèi)置于語(yǔ)言中。如一個(gè)為注意這四種值的解釋都內(nèi)置于語(yǔ)言中。如一個(gè)為z 的值的值總是意味著高阻抗，一個(gè)為總是意味著高阻抗，一個(gè)為0 的值通常是指

17、邏輯的值通常是指邏輯0 。 此外，此外，x 值和值和z 值都不分大小寫(xiě)。值都不分大小寫(xiě)。9.2.2 詞法構(gòu)成詞法構(gòu)成3、數(shù)值常量、數(shù)值常量2021-10-21209.2.2 詞法構(gòu)成詞法構(gòu)成4、字符串、字符串5、標(biāo)識(shí)符、標(biāo)識(shí)符6、關(guān)鍵字、關(guān)鍵字字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫(xiě)。字符串是雙引號(hào)內(nèi)的字符序列。字符串不能分成多行書(shū)寫(xiě)。標(biāo)識(shí)符是模塊、寄存器、端口、連線、示例和標(biāo)識(shí)符是模塊、寄存器、端口、連線、示例和begin end 等等元素的名稱，是賦給對(duì)象的唯一的名稱。元素的名稱，是賦給對(duì)象的唯一的名稱。2021-10-2121數(shù)據(jù)類型數(shù)據(jù)類型數(shù)據(jù)類型有數(shù)據(jù)類型有 wire 和和

18、 reg 。wire 用于對(duì)結(jié)構(gòu)化器件之間的物理連線的建模。如器用于對(duì)結(jié)構(gòu)化器件之間的物理連線的建模。如器件的管腳，內(nèi)部器件如與門(mén)的輸出等。件的管腳，內(nèi)部器件如與門(mén)的輸出等。由于線網(wǎng)類型代表的是物理連接線，因此它不存貯邏由于線網(wǎng)類型代表的是物理連接線，因此它不存貯邏輯值。必須由器件所驅(qū)動(dòng)。通常由輯值。必須由器件所驅(qū)動(dòng)。通常由assign進(jìn)行賦值。進(jìn)行賦值。如如 assign a = b c；當(dāng)一個(gè)當(dāng)一個(gè)wire 類型的信號(hào)沒(méi)有被驅(qū)動(dòng)時(shí)，缺省值為類型的信號(hào)沒(méi)有被驅(qū)動(dòng)時(shí)，缺省值為z（高阻）。（高阻）。信號(hào)沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為信號(hào)沒(méi)有定義數(shù)據(jù)類型時(shí)，缺省為 wire 類型。類型。2021-10

19、-2122數(shù)據(jù)類型數(shù)據(jù)類型數(shù)據(jù)類型有數(shù)據(jù)類型有 wire 和和 reg 。reg 是最常用的寄存器類型，寄存器類型通常用于對(duì)是最常用的寄存器類型，寄存器類型通常用于對(duì)存儲(chǔ)單元的描述，如存儲(chǔ)單元的描述，如d型觸發(fā)器、型觸發(fā)器、rom等。等。存儲(chǔ)器類型的信號(hào)當(dāng)在某種觸發(fā)機(jī)制下分配了一個(gè)值，存儲(chǔ)器類型的信號(hào)當(dāng)在某種觸發(fā)機(jī)制下分配了一個(gè)值，在分配下一個(gè)值之時(shí)保留原值。在分配下一個(gè)值之時(shí)保留原值。但必須注意的是，但必須注意的是，reg 類型的變量，不一定是存儲(chǔ)單類型的變量，不一定是存儲(chǔ)單元，如在元，如在always 語(yǔ)句中進(jìn)行描述的必須用語(yǔ)句中進(jìn)行描述的必須用reg 類型的變類型的變量。量。2021-1

20、0-2123簡(jiǎn)單事例：簡(jiǎn)單事例：reg a;always (b or c) begina = b & c;endalways (b or c) begin x = b & c;endalways (posedge clk) y = b & c; always (negedge clk) z = b & c; “=”用于組合邏輯器件的賦值用于組合邏輯器件的賦值“=”用于時(shí)序邏輯器件的賦值用于時(shí)序邏輯器件的賦值2021-10-2124簡(jiǎn)單事例：簡(jiǎn)單事例：/ 與非門(mén)模塊與非門(mén)模塊module nand(in1, in2, out);input in1, in2;output out;assign o

21、ut = (in1 & in2);endmodule2021-10-2125簡(jiǎn)單事例：簡(jiǎn)單事例：/ 用兩個(gè)與非門(mén)構(gòu)成與門(mén)模塊用兩個(gè)與非門(mén)構(gòu)成與門(mén)模塊module and(in1, in2, out);input in1, in2;output out;wire w1;nand nand1(in1, in2, w1);nand nand2(w1, w1, out);endmodule2021-10-2126更多結(jié)構(gòu)事例：更多結(jié)構(gòu)事例：2021-10-21279.2.3 模塊的描述方式模塊的描述方式1、行為描述方式、行為描述方式行為描述方式是通過(guò)行為語(yǔ)句來(lái)描述電路要實(shí)現(xiàn)的功行為描述方式是通過(guò)行為語(yǔ)

22、句來(lái)描述電路要實(shí)現(xiàn)的功能，表示輸入與輸出間轉(zhuǎn)換的行為，不涉及具體結(jié)構(gòu)。能，表示輸入與輸出間轉(zhuǎn)換的行為，不涉及具體結(jié)構(gòu)。從這個(gè)意義上講，行為建模是一種從這個(gè)意義上講，行為建模是一種“高級(jí)高級(jí)”的描述方的描述方式。式。例：一位例：一位2選選1的數(shù)據(jù)選擇器的數(shù)據(jù)選擇器module mux_2_to_1(a, b, out,outbar,sel);input a, b, sel ;output out,outbar ;assign out = sel? a : b ;assign outbar= out ;endmodule2021-10-2128例：一位全加器的行為建模例：一位全加器的行為建模mod

23、ule fa_behav1(a, b, cin, sum, cout );input a,b,cin;output sum,cout;reg sum, cout;reg t1,t2,t3;always ( a or b or cin )beginsum = (a b) cin ;t1 = a & cin;t2 = b & cin ;t3 = a & b;cout = (t1| t2) | t3;endendmodule2021-10-21292、結(jié)構(gòu)描述方式、結(jié)構(gòu)描述方式結(jié)構(gòu)化的建模方式就是通過(guò)對(duì)電路結(jié)構(gòu)的描述來(lái)建模，結(jié)構(gòu)化的建模方式就是通過(guò)對(duì)電路結(jié)構(gòu)的描述來(lái)建模，即通過(guò)對(duì)器件的調(diào)用（即通過(guò)對(duì)器件的調(diào)用（hdl概念稱為例化），并使用線概念稱為例化），并使用線網(wǎng)來(lái)連接各器件的描述方式。