chapter高速CMOS邏輯電路設(shè)計(jì)副本剖析實(shí)用PPT課件

1、本章概要 門延時的估計(jì) 驅(qū)動大電容負(fù)載 邏輯努力 高速CMOS設(shè)計(jì)技巧第1頁/共43頁8.1 門延時的估計(jì) 任意邏輯門的延時設(shè)計(jì)者的任務(wù)：選擇合適的邏輯鏈，確定每個晶體管的寬長比，以滿足規(guī)定的延時及芯片面積要求。CFET是輸出節(jié)點(diǎn)對地的本級電容第2頁/共43頁8.1 門延時的估計(jì) 單位晶體管單位FET放大m倍第3頁/共43頁8.1 門延時的估計(jì) 反相器單位反相器放大m倍第4頁/共43頁8.1 門延時的估計(jì) NAND2:公式min0023 23CCCtt CttinLnuffLpurr單位NAND2（最壞情況）N輸入、放大m倍（最壞情況）單位尺寸m3min0021 21mCCCmNNtNt Cm

2、tNtinLnuffmLpurrm第5頁/共43頁8.1 門延時的估計(jì) NAND2:推導(dǎo)假設(shè)：1.nFET和pFET單位面積電容相同； 2.忽略串聯(lián)FET間的寄生電容第6頁/共43頁8.1 門延時的估計(jì) NOR2單位NOR2放大m倍min0023 23CCCtt CttinLnuffLpurrmin0021 21mCCCmtNt CmNNtNtinLnuffmLpurrm第7頁/共43頁8.1 門延時的估計(jì) 復(fù)合邏輯門 對一個具有M級的邏輯鏈，若 每個邏輯門的延時為ti，則整個 鏈的總延時為 每部分延時取決于 門的類型： 非門、與非門、或非門等 門的尺寸： FET尺寸的放大倍數(shù) 輸入信號 扇出

3、和扇入延遲與扇入N的關(guān)系第8頁/共43頁8.1 門延時的估計(jì) 復(fù)合邏輯門之實(shí)例第9頁/共43頁8.2 驅(qū)動大電容負(fù)載 反相器基本參數(shù)frMpnpnTpTnnpnPnpttVDDVRRRVVrWWLLLLWrLW21全對稱設(shè)計(jì)第10頁/共43頁8.2 驅(qū)動大電容負(fù)載 反相器驅(qū)動反相器 單位負(fù)載 驅(qū)動1個反相器，且被驅(qū)動反相器與驅(qū)動反相器的寬長比相同，則有ininsinLCtSCSttSCC00 inLsinLCtCttCC00n S倍負(fù)載 被驅(qū)動反相器的寬長比是驅(qū)動反相器的寬長比的S 倍， CLS倍， 為是延遲時間不變，應(yīng)使驅(qū)動反 相器RS倍，S倍第11頁/共43頁8.2 驅(qū)動大電容負(fù)載 反相器

4、鏈延時問題 要驅(qū)動具有大輸入電容的后級門，必須增大本級驅(qū)動門的面積，而本級驅(qū)動門面積的增大又會增加前級門的負(fù)載電容，導(dǎo)致惡性循環(huán)。必須采用特別的電路設(shè)計(jì)來解決這個問題。問題：如何使反相器鏈的總延時最?。康?2頁/共43頁8.2 驅(qū)動大電容 負(fù)載優(yōu)化條件NN 1321n第一級是標(biāo)準(zhǔn)尺寸反相器，輸入電容為C1，F(xiàn)ET 電阻為 R1，F(xiàn)ET互導(dǎo)為1，各級單調(diào)放大，即有n各級按同一因子S1放大，則有n各級參數(shù)的表達(dá)通式112312, NNjjSSSSN)2( 111111至jSRRCSCSjjjjjj參照反相器第13頁/共43頁8.2 驅(qū)動大電容負(fù)載 優(yōu)化目標(biāo) 在負(fù)載電容CL給定的條件下，如何找出N、

5、S的最優(yōu)值，使信號從輸入到達(dá)負(fù)載所需要的時間d最短？ Step1：求出d與N、S的函數(shù)關(guān)系 Step2：求N、S為何值時d最?。康?4頁/共43頁8.2 驅(qū)動大電容負(fù)載 延時的計(jì)算 lnln FET11111111111111,1SCCNSN NSCNSRCSSRCRCRCRNCRjCCLrNjNjjjjjNjLNjjNjjdjjjjFETj的關(guān)系與級反相器鏈的總延時個反相器的延時第電容，即近似條件：負(fù)載電容11CSCCNNNL級反相器鏈的負(fù)載電容 11CRr時間參數(shù)參照值代入尺寸放大關(guān)系第15頁/共43頁8.2 驅(qū)動大電容負(fù)載 最優(yōu)值的推導(dǎo)第16頁/共43頁8.2 驅(qū)動大電容負(fù)載 優(yōu)化方法

6、不計(jì)FET電容時反相器鏈的優(yōu)化步驟 計(jì)算最佳鏈長的理論值 以最接近N的整數(shù)N作為最佳鏈長的實(shí)取值 計(jì)算每級的放大因子 計(jì)算反相器鏈的最短延時 11NLCCS1lnCCNL1ln CCeLrd第17頁/共43頁8.2 驅(qū)動大電容負(fù)載 計(jì)算實(shí)例實(shí)例第18頁/共43頁8.2 驅(qū)動大電容負(fù)載 計(jì)入FET電容時)( 1,jjFjjCCRj個反相器的延時第1rx111 ,111,dlnln(S)ln(S) )( CCSCNSRCNRCCRNLFNjjjFj級反相器鏈的總延時59. 30 . 118. 35 . 091. 22 . 071. 201)ln(, 0rxrxrxrxrxdSSSSSSS可得令第1

7、9頁/共43頁8.3 邏輯努力 Logical Effort 邏輯努力是一種理論方法，用于描述各種邏輯門的特性以及它們?nèi)绾卧谶壿嬫溨邢嗷プ饔?，比較不同電路的延時性能，以找到最優(yōu)值，常用于分析復(fù)雜系統(tǒng)。 一個門的邏輯努力 一個門的電氣努力需的強(qiáng)度驅(qū)動參考門輸入電容所的強(qiáng)度驅(qū)動自身輸入電容所需參考門輸入電容自身輸入電容refinCCg的強(qiáng)度驅(qū)動自身輸入電容所需度驅(qū)動負(fù)載電容所需的強(qiáng)自身輸入電容負(fù)載電容inoutCCh第20頁/共43頁8.3 邏輯努力 參照門計(jì)算邏輯努力的參照門通常為對稱反相器對稱結(jié)構(gòu)邏輯努力輸入電容npLWrLWrefGninCrCC)1 (1refinNOTCCg第21頁/共4

8、3頁8.3 邏輯努力 參照門延時的計(jì)算2 . 29lnk內(nèi)部寄生電容兩管對稱1倍對稱反相器的延遲時間)(,outrefprefabsCCkRd第22頁/共43頁8.3 邏輯努力 反相器延時的計(jì)算若以1倍對稱反相器為參照門，則門延時的歸一化值取決于電氣努力與自身寄生電容歸一化值之和。S(1)倍對稱反相器的延遲時間p hddphCCkRCkRCCkRdabsinoutrefrefprefoutpabs )( )( ,相對延時絕對延時SRRrefrefppSCC,refinSCC refrefpCCp,自身電容歸一化值inoutCCh 電氣努力refrefCkR參考門時間參數(shù)第23頁/共43頁8.3

9、 邏輯努力 2級反相器鏈若通過路徑中每級的延時相同，則該路徑的總延時最小13231221CCCCCChhCCHfirstlast總的路徑電氣努力211min212112111221121201)()()()(pphDDhhhHhDphHphphphddD時，總的路徑延時最后一個門的負(fù)載電容第一個門的輸入電容第24頁/共43頁8.3 邏輯努力 NAND/NOR門的邏輯努力計(jì)算rrnCrnCgrnCCnrrCrCgrCCrefGnNANDGninrefGnNANDGnin1)()(NAND12)2()2(2NAND22一倍對稱一倍對稱rnrCnrCgnrCCrrCrCgrCCrefGnGninre

10、fGnGnin11)1 ()1 (NORn121)21 ()21 (NOR2NORnNOR2一倍對稱一倍對稱每個nFET的尺寸1個pFET的尺寸n個輸入NANDNOR每個nFET的尺寸1個pFET的尺寸n個輸入第25頁/共43頁8.3 邏輯努力 通用計(jì)算公式第26頁/共43頁8.3 邏輯努力 優(yōu)化目標(biāo)若每個門的路徑努力都相同，則通過邏輯鏈的總延時最小第27頁/共43頁8.3 邏輯努力 實(shí)例(1)55252 . 2121211) 1 (1422GHFCCHrrrrgggGNANDNORNOT計(jì)算努力取r=2.520fF500fFN3PPfNDFfN41.118 . 3)2(1最短的路徑延時最優(yōu)的

11、每級努力求最優(yōu)值第28頁/共43頁8.3 邏輯努力 實(shí)例(2)GnGnNOTNOTGnGnNORNORGnGnNANDNANDCCrCCSFhCCCCgfhgCCrCCSFhCCCCgfhrrgCCrCCSFhCCCCgfhrrg5 . 3)1 ( f208 . 31NOT6)21 (f35.76 22. 217. 11212NOR5 . 4)2(f 5 .169 95. 229. 1122NAND) 3(1111211212222322322233334334232門：門：門：求各級努力參考門的輸入電容第29頁/共43頁8.3 邏輯努力 實(shí)例(3) 71. 4 1.59 5 . 2 fF81

12、NOR288. 15 . 4 NAND2275. 06 ,NOT fF71. 55 . 35 . 31 NOT)4(32133221111，則，且倍的反相器作為參照門若以最小尺寸、門尺寸、門尺寸門尺寸門作為參照門，則若以輸入端的定各級尺寸SSSCWWCCSWWCCSrWWLCCWCCCCCCCSrefpnGnpnGnnpoxGnnGnGnrefref第30頁/共43頁8.3 邏輯努力 延遲優(yōu)化步驟 利用邏輯努力來優(yōu)化設(shè)計(jì)使延遲最小的步驟 1. 計(jì)算總的邏輯努力、電氣努力、路徑努力； 2. 求出最優(yōu)的每級路徑努力及對應(yīng)的路徑延時； 3. 根據(jù)上述數(shù)據(jù)逐級確定每級的尺寸。第31頁/共43頁8.3

13、邏輯努力 級數(shù)優(yōu)化:目的 為了使總的路徑延時達(dá)到最小，需使驅(qū)動強(qiáng)度分解到 各級之間。要達(dá)到此目的，常需將反相器插入到邏輯 鏈中，來調(diào)整各級延時，達(dá)到所需的最佳值。 總的路徑延時是級數(shù)N和面積比S的函數(shù)，若實(shí)際邏輯 鏈的級數(shù)小于級數(shù)最佳值的要求時，可通過插入反相 器來使之達(dá)到最佳值。這就是級數(shù)優(yōu)化的目的。第32頁/共43頁8.3 邏輯努力 級數(shù)優(yōu)化:特點(diǎn) 級數(shù)優(yōu)化不會改變總的邏輯努力 反相器的邏輯努力gNOT=1,因此反相器的插入不會改變總的邏輯努力值 級數(shù)優(yōu)化會增加寄生延時會抵消 部分優(yōu)化的效果GggggggggGNNOTNNOT 2121第33頁/共43頁8.3 邏輯努力 級數(shù)優(yōu)化:實(shí)例第3

14、4頁/共43頁8.3 邏輯努力 邏輯面積:定義 一個門的邏輯面積定義為構(gòu)成這個門的各個FET的柵面積之和 若所有FET的溝道長度均相同且為L，第i個門的各個FET的溝道寬度之和為Wi，則該門的邏輯面積為 若電路具有M個門，則該電路的邏輯面積為LWLAiiMiiLALA1第35頁/共43頁8.3 邏輯努力 邏輯面積:實(shí)例 若一個NOT門的L=1個長度單位，則 一倍NOT門的邏輯面積 擴(kuò)大S倍的NOT門的邏輯面積 擴(kuò)大S倍的NAND2門的邏輯面積 擴(kuò)大S倍的NOR2門的邏輯面積)21 ()2()1 (122rSLArSLArSLArLANORNANDNOTNOT第36頁/共43頁8.3 邏輯努力 分支情況:定義 當(dāng)一個邏輯門驅(qū)動2個或更多的門時，數(shù)據(jù)邏輯出現(xiàn)分支，必須考慮不在主要路徑上但又對主要路徑產(chǎn)生負(fù)載電容效應(yīng)的那些門。GHBFbBCCbiipathT 1 總的路徑努力總的路徑分支努力每個分支點(diǎn)的分支努力所有路徑上的電容主路徑上的電容第i個分支處的分支努力第37頁/共43頁8.4 高速CMOS設(shè)計(jì)技巧 對大扇出的驅(qū)動 來源 片上總線 時鐘網(wǎng)絡(luò) 控制線（如復(fù)位reset、置位set） 存儲器的讀、寫線 對策 合理確定晶體管的尺寸 把驅(qū)動器劃分為逐漸增大的緩沖器鏈 使多級驅(qū)動器的延時平均分配到所有各級中 對目前的半導(dǎo)