EDA技術(shù)與VHDL 第2章 PLD硬件特性與編程技術(shù)

1、第第2 2章章2.1 PLD 2.1 PLD 概述概述 圖圖2-1 基本基本PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 輸入緩沖電路與陣列或陣列輸出緩沖電路輸入輸出p可編程邏輯器件可編程邏輯器件PLD： p PLD是做為一種通用集成電路生產(chǎn)的，他的邏輯功是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對(duì)器件編程來搞定。一般的能按照用戶對(duì)器件編程來搞定。一般的PLD的集成度很的集成度很高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由高，足以滿足設(shè)計(jì)一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)設(shè)計(jì)人員自行編程而把一個(gè)數(shù)字系統(tǒng)“集成集成”在一片在一片PLD上，而不必去請(qǐng)芯片制造

2、廠商設(shè)計(jì)和制作專用的集上，而不必去請(qǐng)芯片制造廠商設(shè)計(jì)和制作專用的集成電路芯片了成電路芯片了。 p分類分類p目前使用的目前使用的PLD產(chǎn)品主要有：產(chǎn)品主要有：1、現(xiàn)場(chǎng)可編程邏輯陣、現(xiàn)場(chǎng)可編程邏輯陣列列FPLA（field programmable logic array);2、可編程陣列邏輯可編程陣列邏輯PAL（programmable array logic);3、通用陣列邏輯、通用陣列邏輯GAL（generic array logic);4、可擦除可編程邏輯器件、可擦除可編程邏輯器件EPLD（erasable programmable logic device);5、現(xiàn)場(chǎng)可編程門陣、現(xiàn)場(chǎng)可編

3、程門陣列列FPGA（field programmable gate array)。其。其中中EPLD和和FPGA的集成度比較高。有時(shí)又把這兩種器件的集成度比較高。有時(shí)又把這兩種器件稱為高密度稱為高密度PLD。 p發(fā)展歷程發(fā)展歷程p早期的可編程邏輯器件只有可編程只讀存貯器早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可擦除只讀存貯器、紫外線可擦除只讀存貯器(EPROM)和電可擦和電可擦除只讀存貯器除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只三種。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的能完成簡(jiǎn)單的數(shù)字邏輯數(shù)字邏輯功能。功能。 p其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編

4、其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件，能夠完成各種數(shù)字邏輯功能。典型的程邏輯器件，能夠完成各種數(shù)字邏輯功能。典型的PLD由由一個(gè)一個(gè)“與與”門和一個(gè)門和一個(gè)“或或”門陣列組成，而任意一個(gè)組合邏門陣列組成，而任意一個(gè)組合邏輯都可以用輯都可以用“與一或與一或”表達(dá)式來描述，所以，表達(dá)式來描述，所以， PLD能以乘能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有有PAL和和GAL。PAL由一個(gè)可編程的由一個(gè)可編程的“與與”平面和一個(gè)固平面和一個(gè)固定的定的“或或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地平面構(gòu)成，或

5、門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。被置為寄存狀態(tài)。PAL器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工器件是現(xiàn)場(chǎng)可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、藝有反熔絲技術(shù)、EPROM技術(shù)和技術(shù)和EEPROM技術(shù)。還有一技術(shù)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它，它也由一個(gè)也由一個(gè)“與與”平面和一個(gè)平面和一個(gè)“或或”平面構(gòu)成，但是這兩個(gè)平平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。面的連接關(guān)系是可編程的。PLA器件既有現(xiàn)場(chǎng)可編程的，器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。在也有掩膜可編程的。在PAL的基礎(chǔ)上，又發(fā)展了一種通用的基礎(chǔ)上，又發(fā)展了

6、一種通用陣列邏輯陣列邏輯GAL，p GAL16V8,GAL22V10 等。它采用了等。它采用了EEPROM工工藝，實(shí)現(xiàn)了電可擦除、電可改寫，其輸出結(jié)構(gòu)是可編程的藝，實(shí)現(xiàn)了電可擦除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯邏輯宏單元宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。這些早期的許多人使用。這些早期的PLD器件的一個(gè)共同特點(diǎn)是可以器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡(jiǎn)單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為了彌補(bǔ)這一缺陷，它們只能實(shí)現(xiàn)規(guī)模較小的電路。為了彌補(bǔ)這一缺陷，

7、20世世紀(jì)紀(jì)80年代中期年代中期Altera和和Xilinx分別推出了類似于分別推出了類似于PAL結(jié)結(jié)構(gòu)的擴(kuò)展型構(gòu)的擴(kuò)展型 CPLD和與標(biāo)準(zhǔn)門陣列類似的和與標(biāo)準(zhǔn)門陣列類似的FPGA，它們都，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。這兩種器件兼容了等特點(diǎn)。這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工

8、具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)品生產(chǎn)(一般在一般在10,000件以下件以下)之中。幾乎所有應(yīng)用門陣之中。幾乎所有應(yīng)用門陣列、列、PLD和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用和中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用FPGA和和CPLD器件。器件。 2.1.1 PLD2.1.1 PLD發(fā)展歷程發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD

9、器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 20世紀(jì)世紀(jì)70年代年代 20世紀(jì)世紀(jì)70年代末年代末 20世紀(jì)世紀(jì)80年代初年代初 20世紀(jì)世紀(jì)80年代中期年代中期 20世紀(jì)世紀(jì)80年代末年代末 進(jìn)入進(jìn)入20世紀(jì)世紀(jì)90年代后年代后 2.1 PLD 概述概述 2.1.2 PLD2.1.2 PLD的分類的分類 可編程邏輯器件（PLD） 簡(jiǎn)單PLD 復(fù)雜PLD PROM PAL PLA GAL CPLD FPGA 圖圖2-2 按集成度按集成度(PLD)分類分類 2.1 PLD 概述概述 2.1.2 PLD2.1.2 PLD分類分類 1熔絲熔絲(Fuse)型器件。型器件。

10、 2反熔絲反熔絲(Anti-fuse)型器件型器件 。 3EPROM型。稱為紫外線擦除電可編程邏輯器件型。稱為紫外線擦除電可編程邏輯器件 。 4EEPROM型型 。 5SRAM型型 。 6Flash型型 。 2.1 PLD 概述概述 從編程工藝上劃分從編程工藝上劃分: : 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.1 2.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖2-3 常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 2.2.1 2.2.1 電路符號(hào)表示電路符號(hào)表示 圖圖2-4 PLD的互補(bǔ)緩沖器的互補(bǔ)緩沖器 圖圖2-5 PLD的互補(bǔ)輸入的互補(bǔ)輸入

11、 圖圖2-6 PLD中與陣列表示中與陣列表示 圖圖2-7 PLD中或陣列表示中或陣列表示 圖圖2-8 陣列線連接表示陣列線連接表示 2.2.2 PROM 2.2.2 PROM 圖圖2-9 PROM基本結(jié)構(gòu)基本結(jié)構(gòu) 地址譯碼器存儲(chǔ)單元陣列0A1A1nA0W1W1pW0F1F1mFnp22.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 0111201110110.AAAWAAAWAAAWnnnn PROM中的地址譯碼器是完成中的地址譯碼器是完成PROM存儲(chǔ)陣列的行的選擇，存儲(chǔ)陣列的行的選擇，其邏輯函數(shù)是：其邏輯函數(shù)是： 2.2 2.2 低密度

12、低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 行單元的值列是存儲(chǔ)單元陣列第而，其中11 2 1, 1pmMpmpn2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 01, 011, 111, 1101 , 011 , 111 , 1100, 010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp.2.2.2 PROM 2.2.2 PROM 與陣列（不可編程）或陣列（可編程）0A1A1nA0W1W1pW0F1F1mFnp2圖圖2-10 PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) 2.2 2.2 低密度低密度PLDPLD可

13、編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 圖圖2-11 PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F1010AACAAS2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.2 PROM 2.2.2 PROM 圖圖2-12 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAF與陣列（固定）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.3 PLA 2.2.3 PLA 圖圖2-13 PLA邏輯陣列示意圖

14、邏輯陣列示意圖 與陣列（可編程）或陣列（可編程）0A1A1A1A0A0A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 2.2.3 PLA 2.2.3 PLA 圖圖2-14 PLA與與 PROM的比較的比較 0A1A1F0F2A2F0A1A1F0F2A2F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 PROM 2.2.4 PAL 2.2.4 PAL 圖圖2-15 PAL結(jié)構(gòu)結(jié)構(gòu) 圖圖2-16 PAL的常用表示的常用表示 0A1A1F0F0A1A1F0F2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 圖圖2-17 一種一種PAL16V8的部分結(jié)

15、構(gòu)圖的部分結(jié)構(gòu)圖 11100100R11100100RQQD11100100R11100100RVccSG1SL07SL17SG0SL0619I/O711100100R11100100RQQD11100100R11100100RVccSG1SL06SL16SG1SL0618I/O61CLK/I02I13I2078150 3 4 7 8121115 1619 2023 2427 28312.2.5 GAL 2.2.5 GAL 2.2 2.2 低密度低密度PLDPLD可編程原理可編程原理 GAL GAL即通用陣列邏輯器件，首次在即通用陣列邏輯器件，首次在PLDPLD上采用了上采用了EEPROMEE

16、PROM工藝，使得工藝，使得GALGAL具有電可擦除重復(fù)編程的特點(diǎn)，具有電可擦除重復(fù)編程的特點(diǎn)，徹底解決了熔絲型可編程器件的一次可編程問題。徹底解決了熔絲型可編程器件的一次可編程問題。GALGAL在在“與與- -或或”陣列結(jié)構(gòu)上沿用了陣列結(jié)構(gòu)上沿用了PALPAL的的與陣列可編程、與陣列可編程、或陣列固定或陣列固定的結(jié)構(gòu)，但對(duì)的結(jié)構(gòu)，但對(duì)PALPAL的輸出的輸出I/OI/O結(jié)構(gòu)進(jìn)行了結(jié)構(gòu)進(jìn)行了較大的改進(jìn)，在較大的改進(jìn)，在GALGAL的輸出部分增加了輸出邏輯宏單元的輸出部分增加了輸出邏輯宏單元OLMC(Output Macro Cell)OLMC(Output Macro Cell)。 2.3 C

17、PLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 圖圖2-18 MAX7000系列的單個(gè)宏單元結(jié)構(gòu)系列的單個(gè)宏單元結(jié)構(gòu) 圖圖2-19 MAX7128S的結(jié)構(gòu)的結(jié)構(gòu) 1 1邏輯陣列塊邏輯陣列塊(LAB) (LAB) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理 2 2宏單元宏單元 全局時(shí)鐘信號(hào)全局時(shí)鐘信號(hào)全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使能 用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘用乘積項(xiàng)實(shí)現(xiàn)一個(gè)陣列時(shí)鐘2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理邏輯陣列邏輯陣列MAX7000MAX7000系列中的宏單元系列中的宏

18、單元 乘積項(xiàng)選擇矩陣乘積項(xiàng)選擇矩陣可編程寄存器可編程寄存器 3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖2-20 共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu)共享擴(kuò)展乘積項(xiàng)結(jié)構(gòu) 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理3 3擴(kuò)展乘積項(xiàng)擴(kuò)展乘積項(xiàng) 圖圖2-22 并聯(lián)擴(kuò)展項(xiàng)饋送方式并聯(lián)擴(kuò)展項(xiàng)饋送方式 共享擴(kuò)展項(xiàng)共享擴(kuò)展項(xiàng) 并聯(lián)擴(kuò)展項(xiàng)并聯(lián)擴(kuò)展項(xiàng) 4 4可編程連線陣列可編程連線陣列(PIA) (PIA) 圖圖2-22 PIA信號(hào)布線到信號(hào)布線到LAB的方式的方式 2.3 CPLD2.3 CPLD的結(jié)構(gòu)與可編程原理的結(jié)構(gòu)與可編程原理5 5I/OI/O控制塊控制塊 圖圖2-23 EPM7128S器器件的件的I/O控

19、制塊控制塊 2.4.1 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-24 FPGA查找表單元查找表單元 查找表LUT輸入1輸入2輸入3輸入4輸出2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 0000010100000101161RAM輸入A輸入B輸入C輸入D查找表輸出多路選擇器2.4.1 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 圖圖2-25 FPGA查找表單元內(nèi)部結(jié)構(gòu)查找表單元內(nèi)部結(jié)構(gòu) 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-26 Cyclone LE結(jié)構(gòu)圖結(jié)構(gòu)圖 2.4.2 Cyclone2.4.2 C

20、yclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-27 Cyclone LE普通模式普通模式 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-28 Cyclone LE動(dòng)態(tài)算術(shù)模式動(dòng)態(tài)算術(shù)模式 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-29 Cyclone LAB結(jié)構(gòu)結(jié)構(gòu) 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-30 LAB陣列陣列 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列

21、器件的結(jié)構(gòu)與原理 圖圖2-31LAB控制信號(hào)生成的邏輯圖控制信號(hào)生成的邏輯圖 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 圖圖2-32 快速進(jìn)位選擇鏈快速進(jìn)位選擇鏈 圖圖2-33 LUT鏈和寄存器鏈的使用鏈和寄存器鏈的使用 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與工作原理的結(jié)構(gòu)與工作原理 圖圖2-34 LVDS連接連接 2.4.2 Cyclone2.4.2 Cyclone系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA2.4 FPGA的結(jié)構(gòu)與

22、工作原理的結(jié)構(gòu)與工作原理 2.5 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 2.5.1 2.5.1 內(nèi)部邏輯測(cè)試內(nèi)部邏輯測(cè)試 在在ASIC設(shè)計(jì)中的掃描寄存器，是可測(cè)性設(shè)計(jì)的一種，設(shè)計(jì)中的掃描寄存器，是可測(cè)性設(shè)計(jì)的一種，原理是把原理是把ASIC中關(guān)鍵邏輯部分的普通寄存器用測(cè)試掃描中關(guān)鍵邏輯部分的普通寄存器用測(cè)試掃描寄存器來代替，在測(cè)試中可以動(dòng)態(tài)地測(cè)試、分析設(shè)計(jì)其寄存器來代替，在測(cè)試中可以動(dòng)態(tài)地測(cè)試、分析設(shè)計(jì)其中寄存器所處的狀態(tài)，甚至對(duì)某個(gè)寄存器加以激勵(lì)信號(hào)，中寄存器所處的狀態(tài)，甚至對(duì)某個(gè)寄存器加以激勵(lì)信號(hào)，改變?cè)摷拇嫫鞯臓顟B(tài)。改變?cè)摷拇嫫鞯臓顟B(tài)。 2.5.2 JTAG2.5.2 JTAG邊界掃描測(cè)試邊界

23、掃描測(cè)試 引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于的下降沿移出。如果數(shù)據(jù)沒有被移出時(shí)，該引腳處于高阻態(tài)。高阻態(tài)。TMS測(cè)試模式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器

24、的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來之前穩(wěn)定。的上升沿到來之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描電路(在在IEEE規(guī)范中，規(guī)范中，該引腳可選該引腳可選)。表表2-1 邊界掃描邊界掃描IO引腳功能引腳功能 2.5 2.5 硬件測(cè)試技術(shù)硬件測(cè)試技術(shù) 2.6 FPGA/CPLD2.6 FPG

25、A/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice2.6.1 Lattice公司公司CPLDCPLD器件系列器件系列 2.6.2 Xilinx2.6.2 Xilinx公司的公司的FPGAFPGA和和CPLDCPLD器件系列器件系列1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系器件系 3. XC9500 & XC9500XL系列系列CPLD4. Xilinx FPGA配置器件配置器件SPROM 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera2.6.3 Altera公司公司FP

26、GAFPGA和和CPLDCPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. ACEX系列系列FPGA 3. MAX系列系列CPLD 4. Cyclone系列低成本系列低成本FPGA 5. Cyclone II系列系列FPGA 6. MAX II系列器件系列器件 7. Altera宏功能塊及宏功能塊及IP核核 2.6 FPGA/CPLD2.6 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 2.6.4 Actel2.6.4 Actel公司的公司的FPGAFPGA器件器件 2.6.5 Altera2.6.5 Altera公司的公司的FPGAFPGA配置方式與配置器件配置方式與配置器件 2.7 2.7 編程與配置編程與配置 表表2-2 各引腳信號(hào)名稱各引腳信號(hào)名稱 基于電可擦除存儲(chǔ)單元的基于電可擦除存儲(chǔ)單元的EEPROM或或Flash技術(shù)。技術(shù)。 基于基于SRAM