VLSI導(dǎo)論復(fù)習(xí)

1、第一章1 VLSI設(shè)計(jì)的層次以及每一層主要關(guān)注的對象，未來VLSI Design Flow and Abstraction; Future.Major levels of abstractionSpecification，技術(shù)規(guī)范設(shè)計(jì)用戶提出對芯片用途、運(yùn)行速度等的說明，規(guī)范多數(shù)是不完全的，只是一組要求Behavior，行為級(jí)設(shè)計(jì)行為描述比規(guī)范說明詳細(xì)，規(guī)范通常用文字描述，而行為通常用可執(zhí)行程序建模來描述Register-transfer，寄存器傳輸級(jí)設(shè)計(jì)系統(tǒng)的時(shí)間行為是完全確定的，一直每個(gè)時(shí)鐘周期內(nèi)的輸入信號(hào)和輸出信號(hào)而邏輯信號(hào)并不是以邏輯門形式給出的，系統(tǒng)功能由存儲(chǔ)在抽象存儲(chǔ)單元中的布爾函

2、數(shù)來定義，從不而落就函數(shù)中僅僅能得到粗略的延時(shí)和面積估計(jì)Logic邏輯設(shè)計(jì)根據(jù)邏輯門、鎖存器和觸發(fā)器的布爾邏輯特性進(jìn)行系統(tǒng)設(shè)計(jì)，盡管已知系統(tǒng)結(jié)構(gòu)，但還是不能計(jì)算完全的精確延時(shí)Circuit電路設(shè)計(jì)由晶體管實(shí)現(xiàn)電路系統(tǒng)Layout版圖設(shè)計(jì)及早前的最后一級(jí)設(shè)計(jì)，由版圖提取出寄生電阻和電容，然后加到所描述的電路中，從而進(jìn)行更精確的仿真。FutureVLSI technology is going to 14nm, and will scale down to the limit of molecule or atom level (Stability?) Power: Important for p

3、ortable device to decrease leakage current. Interconnect: When VLSI technology scale down, the delay of interconnect is more and more important, because the RC of interconnect is almost no changed (the switch time of transistor is decreased) 3D transistor and 3D IC Wafer level package Design complex

4、ity: Integrated with biologic and optic device, and MEMS, and co-design with software, the ICs will be more intelligent -How to reuse?C-nanotube, successors?在碳納米管的內(nèi)部可以填充金屬、氧化物等物質(zhì)，這樣碳納米管可以作為模具，首先用金屬等物質(zhì)灌滿碳納米管，再把碳層腐蝕掉，就可以制備出最細(xì)的納米尺度的導(dǎo)線，或者全新的一維材料，在未來的分子電子學(xué)器件或納米電子學(xué)器件中得到應(yīng)用。有些碳納米管本身還可以作為納米尺度的導(dǎo)線。這樣利用碳納米管或者相關(guān)

5、技術(shù)制備的微型導(dǎo)線可以置于硅芯片上，用來生產(chǎn)更加復(fù)雜的電路。第二章MOS管與連接的版圖、基本制造步驟MOS transistor and layout, basic fabrication steps.版圖是VLSI設(shè)計(jì)中最低層的抽象設(shè)計(jì)，它將被直接交給芯片制造廠作為指導(dǎo)生產(chǎn)電路的圖案。版圖中矩形的構(gòu)形決定了電路的拓?fù)浣Y(jié)構(gòu)和元件的特征。基本制造步驟1） 在襯底中選擇性摻雜形成N阱和P阱2） 在襯底頂部增加或去除一層二氧化硅絕緣層3） 沉淀多晶硅或金屬材料構(gòu)成的連線，它們和襯底之間可由二氧化硅絕緣開。注意自對準(zhǔn)工藝漏電流與亞閾值電流Leakage current and subthreshold

6、 current當(dāng)柵電壓低于閾值電壓時(shí)，漏源間的電流并不會(huì)馬上降低到0，而是有形形色色的漏電流穿過晶體管的不同部分，這在低功耗應(yīng)用中會(huì)變得非常重要。晶體管中反向偏置PN結(jié)的反偏電流，亞閾值電流，漏極感應(yīng)勢壘降低是一種漏極耗盡區(qū)與源之間的內(nèi)部作用， 而引起源電位勢壘降低的效應(yīng)，柵誘導(dǎo)漏極漏電效應(yīng)，穿通電流，柵氧化物隧道電流，熱載流子納米技術(shù)中，亞閾值電流是最大的泄漏電流源。當(dāng)柵極電壓低于閾值電壓時(shí)，溝道上將攜帶弱反型電流。設(shè)計(jì)規(guī)則Design rules為了盡可能使所有制備的常見問題出現(xiàn)的可能性減到最小，并進(jìn)一步使成品芯片的數(shù)量（產(chǎn)量）達(dá)到可接受的量級(jí)。設(shè)計(jì)規(guī)則是由制造工藝特性決定的，主導(dǎo)了版圖

7、中的每個(gè)元件及其相互關(guān)系（相互關(guān)系是指元件間的間距及其連接），還決定了芯片設(shè)計(jì)的底層，即物理性質(zhì)，包括每個(gè)單獨(dú)邏輯門可以做多小，門間的連線可以做多小，以及決定延遲的那些寄生電阻和電容的大小。靜態(tài)互補(bǔ)門電路Static complementary logic.電路中由p管構(gòu)成的上拉電路與由n管構(gòu)成的下拉電路構(gòu)成互補(bǔ)網(wǎng)絡(luò)。而且靜態(tài)互補(bǔ)門是靜態(tài)的，不依賴儲(chǔ)存的電荷來工作。（簡單，高效，可靠，故應(yīng)用廣泛）AOI/OAI門電路AOI/OAI gatesAOI: and/or/invert與或非門 OAI: or/and/invert非或與門可以實(shí)現(xiàn)更大規(guī)模的電路，計(jì)算乘積的和或和的乘積更快些，并且使用的

8、面積也會(huì)小一些。CMOS門電路功耗分析與動(dòng)態(tài)功耗E x f = f CL(VDD - VSS)2.Power analysis of CMOS circuits and dynamic power E x f = f CL(VDD - VSS)2第三章靜態(tài)互補(bǔ)門電路所謂靜態(tài)是指它不依賴存儲(chǔ)電荷來工作；它是互補(bǔ)門，因?yàn)樗怯蓛蓚€(gè)互補(bǔ)（對偶）的P型和N型晶體管組成。它是P型晶體管組成的上拉電路和N型晶體管組成的下拉電路，門的輸出可以通過上拉電路連接到VDD或通過下拉電路連接到VSS,互補(bǔ)以確保輸出端任何時(shí)刻總能連接到電源或地上，否則會(huì)導(dǎo)致輸出的不確定以及電源和地之間的短路。AOI/OAI門電路例如

9、一個(gè)AOI-21電路，有一個(gè)乘積項(xiàng)有兩個(gè)輸入，另一個(gè)乘積項(xiàng)有一個(gè)輸入，然后再去或非。具體看電路，拓?fù)浣Y(jié)構(gòu)采用靜態(tài)互補(bǔ)門。CMOS門電路功耗分析與動(dòng)態(tài)功耗E x f = f CL(VDD - VSS)2（1）動(dòng)態(tài)功耗：驅(qū)動(dòng)門輸出端變化到另一個(gè)新值所消耗的功率。靜態(tài)功耗：門處于靜止?fàn)顟B(tài)，其輸出端不發(fā)生變化時(shí)所消耗的功率。（2）早期CMOS工藝中靜態(tài)功率可以忽略但在現(xiàn)代納米工藝中靜態(tài)功耗已經(jīng)超過動(dòng)態(tài)功耗。（3）反相器動(dòng)態(tài)總功耗為f* CL(VDD - VSS)2，可以看到CMOS電路的動(dòng)態(tài)功耗取決于它的工作頻率，因?yàn)檫@部分功耗是由信號(hào)變化引起的；另外也取決于晶體管的尺寸，因?yàn)槌叽鐩Q定了電容CL的值。

10、晶體管的電流并不決定功耗而只決定電路運(yùn)行的最大速度。（4）CMOS功耗與等效電阻無關(guān)：CMOS消耗的僅僅是動(dòng)態(tài)功率，取決于流過電容的電流，而流過電阻的電路即穩(wěn)態(tài)電流主要用于計(jì)算靜態(tài)功率，因此電阻僅僅決定最大工作速率而不是功耗。 第四章標(biāo)準(zhǔn)單元版圖結(jié)構(gòu)主要由小的邏輯單元組成：邏輯門、觸發(fā)器等；主要分為布局和布線布局是指版圖中確定各種邏輯單元的擺放位置；布線是指確定各個(gè)單元或部件之間的連線。顯然布線和布局是相互影響的，首先，只有布局結(jié)束才能展開布線；同時(shí)布線質(zhì)量又是評(píng)判布局質(zhì)量的唯一標(biāo)準(zhǔn)。關(guān)鍵路徑?jīng)Q定系統(tǒng)性能的最長路徑成為關(guān)鍵路徑，不僅指出系統(tǒng)的周期，更指明了如何改進(jìn)邏輯電路可以提高系統(tǒng)性能。虛假

11、路徑在實(shí)際系統(tǒng)中存在這么一些電路，雖然他們在時(shí)序分析圖中的對應(yīng)路徑存在狀態(tài)變化，但是這些電路并不對整個(gè)組合邏輯的延時(shí)有任何影響。邏輯綜合與優(yōu)化邏輯綜合是指將布爾函數(shù)轉(zhuǎn)化為通過元器件庫中的邏輯門組合而成的電路。邏輯優(yōu)化為了減小面積和符合時(shí)間約束的要求。Technology-independent優(yōu)化僅在布爾表達(dá)式層面進(jìn)行優(yōu)化以因子數(shù)的多少評(píng)估大?。娣e）利用共因子提取、重代入（resubstitution）、最小化優(yōu)化表達(dá)式用簡單的延時(shí)模型進(jìn)行評(píng)估Technology-dependent優(yōu)化將布爾表達(dá)式布線到cell library考慮面積延時(shí)在布圖的過程中加入優(yōu)化精確的延時(shí)模型門電路與組合邏輯

12、網(wǎng)絡(luò)的SA0/SA1測試這個(gè)考點(diǎn)應(yīng)該為大題。冗余邏輯就是邏輯門表達(dá)式?jīng)]有化簡導(dǎo)致在電路中出現(xiàn)了多余的邏輯門。第五章鎖存器與觸發(fā)器 Latch and Flip Flop鎖存器是透明的，內(nèi)部存儲(chǔ)器直接連到輸出端，輸入輸出端口直接聯(lián)通；觸發(fā)器是不透明的，輸入數(shù)據(jù)的讀取和輸出端口的改變是兩個(gè)分開的步驟。建立時(shí)間與保持時(shí)間建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。 建

13、立時(shí)間s，傳播時(shí)間p，組合邏輯C, 時(shí)鐘周期約束：保持時(shí)間約束： Mealy 、Moore時(shí)序機(jī)(狀態(tài)機(jī))米利狀態(tài)機(jī)是指輸出由當(dāng)前狀態(tài)和當(dāng)前輸入共同決定的時(shí)序狀態(tài)機(jī)；摩爾狀態(tài)機(jī)是指輸出僅有當(dāng)前狀態(tài)決定的時(shí)序狀態(tài)機(jī)；狀態(tài)機(jī)的時(shí)序規(guī)則：1. 組合邏輯門不能連接成環(huán)路2. 所有元件必須有邊界延時(shí)不可到達(dá)狀態(tài)不可到達(dá)的狀態(tài)是指在狀態(tài)機(jī)的編碼過程中，不在狀態(tài)機(jī)運(yùn)行步驟中的一些狀態(tài)；在狀態(tài)機(jī)執(zhí)行過程中，為防止一些意外因素使得狀態(tài)機(jī)錯(cuò)誤，應(yīng)使不可到達(dá)狀態(tài)無條件地指向狀態(tài)機(jī)中的復(fù)位狀態(tài)。第六章先行進(jìn)位加法器Carry-Lookahead Adder; 超前進(jìn)位加法器通過傳輸變量P和生成變量G來超前進(jìn)位鏈的輸出

14、，如ci+1可以表達(dá)成只與Ci-2相關(guān)，這樣就使得了進(jìn)位鏈不需要一步一步進(jìn)行傳輸，從而提高了進(jìn)位計(jì)算速度。進(jìn)位跳躍加法器Carry-Skip Adder;進(jìn)位旁路加法器在進(jìn)位鏈中，通過將進(jìn)位輸入和進(jìn)位輸出相同的加法器形成一個(gè)組別，由此在一個(gè)組內(nèi)，進(jìn)位就可以直接進(jìn)行傳播，加快了進(jìn)位鏈的速度，降低了功耗。進(jìn)位選擇加法器Carry-Select Adder;進(jìn)位選擇加法器通過先計(jì)算出進(jìn)位輸入為0和1時(shí)的輸出的值，并通過實(shí)際過程中的進(jìn)位輸入，利用多路選擇器選擇輸出，面積較大，時(shí)間效率較高。Booth編碼原理Booth Encoding;布思乘法器通過將乘法的補(bǔ)碼形式轉(zhuǎn)換為以相鄰三位關(guān)系為基本的編碼方式

15、，其表達(dá)式為 ，由此在實(shí)際進(jìn)行乘法運(yùn)算時(shí)，可將其中一個(gè)乘數(shù)利用布思編碼展開，過程中應(yīng)當(dāng)考慮最高位和最低位（即考察位）進(jìn)行擴(kuò)展，通過移位相加即可得到最終的兩數(shù)相乘的結(jié)果。加減法運(yùn)算器與簡單的加法器在速度和面積上相當(dāng)算術(shù)邏輯運(yùn)算部件結(jié)構(gòu)ALU and Function Block; 算術(shù)邏輯運(yùn)算單元是通過設(shè)置操作碼來控制和選擇ALU具體執(zhí)行功能的電路模塊，其既可以執(zhí)行算術(shù)運(yùn)算，又可以進(jìn)行邏輯運(yùn)算。Wallace 樹與進(jìn)位保留加法器Wallace Tree and Carry Save Adder.進(jìn)位保留加法器邏輯與全加器相一致，但是進(jìn)位輸出不直接連到下一位的進(jìn)位輸入，即三個(gè)輸入兩個(gè)輸出的加法器。

16、華萊士樹形結(jié)構(gòu)進(jìn)一步優(yōu)化了進(jìn)位保留加法器鏈的長度，可用于乘法器的設(shè)計(jì)，并結(jié)合布思編碼。布線復(fù)雜度高，需要大量加法器在對速度要求不高的情況下不采用第七章Routing Channell 通道在模塊的邊沿處終止l 有很多不同的通道選擇Sliceable Floorplanl 可切割布圖規(guī)劃l 可以被遞歸地切成兩塊而不把任何的block破壞l 可切割布圖規(guī)劃保證沒有風(fēng)車結(jié)構(gòu) 因此保證可以按順序布線Planar Power/Ground Routing Theoreml 畫一條可以分隔一個(gè)cell中所有VDD和BSS的直線l 如果布圖規(guī)劃中所有的cell都可以這么分隔l 則存在一種布線，VDD和VSS

17、不必要cross each otherESD protectionl Elctrostastic discharge protection 靜電放電保護(hù)l ESD保護(hù)電路常常采用電阻來限制由尖峰電壓產(chǎn)生的電流l 電阻一般由焊盤和保護(hù)電路之間的長擴(kuò)散區(qū)構(gòu)成l 同時(shí) 也常常采用寄生雙極型三極管用做二極管來吸收輸出節(jié)點(diǎn)的過電流l 這樣 NPN晶體管可以將負(fù)向電壓擺幅限制在VSS以下0.7V的范圍內(nèi) PNP可以將正向電壓擺幅限制在VDD以上0.7V范圍內(nèi)l 標(biāo)準(zhǔn)掩膜版可以用來生成PNP 和NPN晶體管 但是版圖必須仔細(xì)設(shè)計(jì)以使產(chǎn)生的閂鎖效應(yīng)概率最小第八章Chapter 8Architecture De

18、signGoals of simulationl 功能驗(yàn)證l 時(shí)間測試 timingl 功耗測試/計(jì)算l 可靠性驗(yàn)證 testabilityTestbenchl is a nodel used to exercise a simulationn 提供激勵(lì) 檢查輸出l 幫助自我驗(yàn)證 help automate design verificationn 同一個(gè)testbench可以對 行為級(jí)和RTL級(jí)進(jìn)行驗(yàn)證High-level Synthesis 高層綜合l RTL不是對系統(tǒng)行為最抽像的描述l 行為可以由自然語言或者算法代碼描述（沒有明確時(shí)鐘周期）l 高層綜合（行為綜合） 將VHDL語言綜合l transforms an unscheduled behavior into a register-transfer behavior and finally transforms to standard-cell based implementationScheduling and Binding 調(diào)度與綁定l schedulingn 確定系統(tǒng)運(yùn)行的時(shí)鐘周期 和時(shí)鐘l Binding (allocation)n 選擇每個(gè)units要秩序的功能和操作l 兩者相互依靠n 最優(yōu)的binding由scheduling確定n 最優(yōu)的sch