EDA應(yīng)用技術(shù)教學(xué)大綱

1、EDA應(yīng)用技術(shù)教學(xué)大綱 一、課程概述 EDA 應(yīng)用技術(shù)是通信工程專(zhuān)業(yè)的一門(mén)專(zhuān)業(yè)課程，概述了 EDA 工程的理論基礎(chǔ)、知 識(shí)體系，闡述了 EDA 工具的開(kāi)發(fā)、EDA 工具應(yīng)用于 PCB 設(shè)計(jì)、FPGA 設(shè)計(jì)、ASIC 設(shè)計(jì)、 SOC 設(shè)計(jì)的方法。先修課程是數(shù)字電子技術(shù)、電路分析 二、課程目標(biāo) 1了解 EDA 工程的基本概念和理論基礎(chǔ)。 2. 初步熟悉和掌握 EDA 工程方法，涉及行為描述、 SOC 設(shè)計(jì)方法、IP 復(fù)用、ASIC 設(shè) 計(jì)方法、虛擬機(jī)、測(cè)試平臺(tái)設(shè)計(jì)方法、軟硬件協(xié)同驗(yàn)證等。 3. 掌握 VHDL 語(yǔ)法基礎(chǔ)，以及程序設(shè)計(jì)方法。 4. 了解電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)過(guò)程以及專(zhuān)業(yè) EDA 開(kāi)發(fā)軟件的

2、應(yīng)用。 5. EDA 工程是一門(mén)實(shí)踐性很強(qiáng)的課程， 實(shí)驗(yàn)是一個(gè)很重要的教學(xué)環(huán)節(jié)， 應(yīng)特別重視培養(yǎng) 提高實(shí)踐動(dòng)手能力。 三、課程內(nèi)容和教學(xué)要求 這門(mén)學(xué)科的知識(shí)與技能要求分為知道、理解、 掌握、學(xué)會(huì)四個(gè)層次。這四個(gè)層次的一般 涵義表述如下： 知道一一是指對(duì)這門(mén)學(xué)科的基本知識(shí)、基本理論的認(rèn)知。 理解一一是指運(yùn)用已了解的基本原理說(shuō)明、解釋一些現(xiàn)象、進(jìn)行簡(jiǎn)單的電路設(shè)計(jì)。 掌握一一是指利用掌握的理論知識(shí)對(duì)一些較復(fù)雜的電子產(chǎn)品進(jìn)行設(shè)計(jì)開(kāi)發(fā)。 學(xué)會(huì)一一是指在具體設(shè)計(jì)中能靈活運(yùn)用所學(xué)知識(shí)。 教學(xué)內(nèi)容和要求表中的“V”號(hào)表示教學(xué)知識(shí)和技能的教學(xué)要求層次。 本標(biāo)準(zhǔn)中打“ *”號(hào)的內(nèi)容可作為自學(xué)，教師可根據(jù)實(shí)際情況確

3、定要求或不布置要求。 教學(xué)內(nèi)容及教學(xué)要求表 教學(xué)內(nèi)容 知道 理解 掌握 學(xué)會(huì) 1 概述 1.1 EDA 技術(shù)及其發(fā)展 V 1.2 EDA 技術(shù)實(shí)現(xiàn)目標(biāo) V 1.3 硬件描述語(yǔ)言 VHDL V 1.4 VHDL 綜合 V 1.5 基于 VHDL 的自頂向下設(shè)計(jì)方法 V 1.6 EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較 V 1.7 EDA 的發(fā)展趨勢(shì) V 教學(xué)內(nèi)容 知道 理解 掌握 學(xué)會(huì) 2 EDA 設(shè)計(jì)流程與工具 2.1 設(shè)計(jì)流程 22 ASIC 及其設(shè)計(jì)流程 2.3 常用 EDA 工具 2.4 Quartus II 簡(jiǎn)介 2.5 IP 核簡(jiǎn)介 V V V V 3 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用 3.1

4、 概述 3.2 簡(jiǎn)單 PLD 原理 3.3 CPLD 結(jié)構(gòu)與工作原理 3.4 FPGA 結(jié)構(gòu)與工作原理 3.5 硬件測(cè)試技術(shù) 3.6 FPGA/CPLD 產(chǎn)品概述 3.7 編程與配置 V V V V V V V 4 VHDL 設(shè)計(jì)初步 4.1 多路選擇器的 VHDL 描述 4.2 寄存器描述及其 VHDL 語(yǔ)言現(xiàn)象 4.4 計(jì)數(shù)器設(shè)計(jì) 4.5 一般加法計(jì)數(shù)器設(shè)計(jì) V V V V 5 QuartusII 應(yīng)用向?qū)?5.1 基本設(shè)計(jì)流程 5.2 引腳設(shè)置和下載 5.3 嵌入式邏輯分析儀使用方法 5.4 原理圖輸入設(shè)計(jì)方法 V V V V 6 VHDL 設(shè)計(jì)進(jìn)階 6.1 數(shù)據(jù)對(duì)象 6.2 雙向和二態(tài)

5、電路信號(hào)賦值例解 6.3 IF 語(yǔ)句概述 6.4 進(jìn)程語(yǔ)句歸納 6.5 并行語(yǔ)句例解 6.6 仿真延時(shí) V V V V V V 教學(xué)內(nèi)容 知道 理解 掌握 學(xué)會(huì) 7 宏功能模塊與 IP 使用 7.1 宏功能模塊概述 7.2 宏模塊應(yīng)用實(shí)例 7.3 在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用 7.4 編輯 SignalTap II的觸發(fā)信號(hào) 7.5 其他存儲(chǔ)器模塊的定制與應(yīng)用 7.6 流水線乘法累加器的混合輸入設(shè)計(jì) 7.7 LPM 嵌入式鎖相環(huán)調(diào)用 7.8 IP 核 NCO 數(shù)控振蕩器使用方法 7.9 8051 單片機(jī) IP 軟核應(yīng)用 V V V V V V V V V 8 有限狀態(tài)機(jī)設(shè)計(jì) 8.1 一般有限

6、狀態(tài)機(jī)的設(shè)計(jì) 8.2 Moore 型有限狀態(tài)機(jī)的設(shè)計(jì) 8.3 Mealy型有限狀態(tài)機(jī)的設(shè)計(jì) 8.4 狀態(tài)編碼 8.5 非法狀態(tài)處理 V V V V V 9 VHDL 結(jié)構(gòu)要素 9.1 實(shí)體 9.2 結(jié)構(gòu)體 9.3 子程序 9.4 VHDL 庫(kù) 9.5 VHDL 程序包 9.6 配置 9.7 VHDL 文字規(guī)貝 U 9.8 數(shù)據(jù)類(lèi)型 9.9 操作符 V V V V V V V V 10 VHDL 基本語(yǔ)句 10.1 順序語(yǔ)句 10.2 VHDL 并行語(yǔ)句 10.3 屬性描述與定義語(yǔ)句 V V V 11 設(shè)計(jì)優(yōu)化和設(shè)計(jì)方法 11.1 資源優(yōu)化 11.2 速度優(yōu)化 V V 教學(xué)內(nèi)容 知道 理解 掌握

7、 學(xué)會(huì) 11.3 優(yōu)化設(shè)置與時(shí)序分析 11.4 Chip Editor 應(yīng)用 V V 四、課程實(shí)施 （一）課時(shí)安排與教學(xué)建議 一般情況下，包括實(shí)驗(yàn)共安排 54 學(xué)時(shí)，其中講授 42 學(xué)時(shí)，實(shí)驗(yàn) 12 學(xué)時(shí)。分一學(xué)期完 成。具體課時(shí)安排如下：課時(shí)安排如下： 教學(xué)內(nèi)容 課時(shí)建議 教與學(xué) 的方法 建議 54 課時(shí) 1 概述 1.1 EDA 技術(shù)及其發(fā)展 1.2 EDA 技術(shù)實(shí)現(xiàn)目標(biāo) 1.3 硬件描述語(yǔ)言 VHDL 1.4 VHDL 綜合 1.5 基于 VHDL 的自頂向下設(shè)計(jì)方法 1.6 EDA 與傳統(tǒng)電子設(shè)計(jì)方法的比較 1.7 EDA 的發(fā)展趨勢(shì) 2 學(xué)時(shí) 講述 2 EDA 設(shè)計(jì)流程與工具 2.1

8、 設(shè)計(jì)流程 2.2 ASIC 及其設(shè)計(jì)流程 2.3 常用 EDA工具 2.4 Quartus II 簡(jiǎn)介 2.5 IP 核簡(jiǎn)介 2 學(xué)時(shí) 講述 3 FPGA/CPLD 結(jié)構(gòu)與應(yīng)用 3.1 概述 3.2 簡(jiǎn)單 PLD原理 3.3 CPLD 結(jié)構(gòu)與工作原理 3.4 FPGA 結(jié)構(gòu)與工作原理 3.5 硬件測(cè)試技術(shù) 3.6 FPGA/CPLD 產(chǎn)品概述 3.7 編程與配置 4 學(xué)時(shí) 講述 教學(xué)內(nèi)容 課時(shí)建議 教與學(xué) 的方法 建議 54 課時(shí) 4 VHDL 設(shè)計(jì)初步 4.1 多路選擇器的 VHDL 描述 4.2 寄存器描述及其 VHDL 語(yǔ)言現(xiàn)象 4.4 計(jì)數(shù)器設(shè)計(jì) 4.5 一般加法計(jì)數(shù)器設(shè)計(jì) 4 學(xué)時(shí)

9、 講述、演 示、實(shí)驗(yàn) 5 Quartusll應(yīng)用向?qū)?5.1 基本設(shè)計(jì)流程 5.2 引腳設(shè)置和下載 5.3 嵌入式邏輯分析儀使用方法 5.4 原理圖輸入設(shè)計(jì)方法 2 學(xué)時(shí) 講述、演 示、實(shí)驗(yàn) 6 VHDL 設(shè)計(jì)進(jìn)階 6.1 數(shù)據(jù)對(duì)象 6.2 雙向和二態(tài)電路信號(hào)賦值例解 6.3 IF 語(yǔ)句概述 6.4 進(jìn)程語(yǔ)句歸納 6.5 并行語(yǔ)句例解 6.6 仿真延時(shí) 4 學(xué)時(shí) 講述 7 宏功能模塊與 IP 使用 7.1 宏功能模塊概述 7.2 宏模塊應(yīng)用實(shí)例 7.3 在系統(tǒng)存儲(chǔ)器數(shù)據(jù)讀寫(xiě)編輯器應(yīng)用 7.4 編輯 SignalTap II的觸發(fā)信號(hào) 7.5 其他存儲(chǔ)器模塊的定制與應(yīng)用 7.6 流水線乘法累加器

10、的混合輸入設(shè)計(jì) 7.7 LPM 嵌入式鎖相環(huán)調(diào)用 7.8 IP 核 NCO 數(shù)控振蕩器使用方法 7.9 8051 單片機(jī) IP 軟核應(yīng)用 6 學(xué)時(shí) 講述、演 示、實(shí)驗(yàn) 8 有限狀態(tài)機(jī)設(shè)計(jì) 8.1 一般有限狀態(tài)機(jī)的設(shè)計(jì) 8.2 Moore 型有限狀態(tài)機(jī)的設(shè)計(jì) 8.3 Mealy型有限狀態(tài)機(jī)的設(shè)計(jì) 6 學(xué)時(shí) 講述、演 示、實(shí)驗(yàn) 教學(xué)內(nèi)容 課時(shí)建議 教與學(xué) 的方法 建議 54 課時(shí) 8.4 狀態(tài)編碼 8.5 非法狀態(tài)處理 9 VHDL 結(jié)構(gòu)要素 9.1 實(shí)體 9.2 結(jié)構(gòu)體 9.3 子程序 9.4 VHDL 庫(kù) 9.5 VHDL 程序包 9.6 配置 9.7 VHDL 文字規(guī)貝 U 9.8 數(shù)據(jù)類(lèi)型

11、 9.9 操作符 4 學(xué)時(shí) 講述、演 示、實(shí)驗(yàn) 10 VHDL 基本語(yǔ)句 10.1 順序語(yǔ)句 10.2 VHDL 并行語(yǔ)句 10.3 屬性描述與定義語(yǔ)句 4 學(xué)時(shí) 11 設(shè)計(jì)優(yōu)化和設(shè)計(jì)方法 11.1 資源優(yōu)化 11.2 速度優(yōu)化 11.3 優(yōu)化設(shè)置與時(shí)序分析 11.4 Chip Editor 應(yīng)用 4 學(xué)時(shí) 講述、演 示、實(shí)驗(yàn) 合計(jì)：54 課時(shí)中含理論課 42 課時(shí)，實(shí)驗(yàn)12 課時(shí)； （二）教學(xué)組織形式與教學(xué)方法要求 1 主要的教學(xué)組織形式是班級(jí)授課。有時(shí)也可以采用分組教學(xué)?；蛘邘追N組織方式靈活 組合，盡量減輕學(xué)生的生理和心理疲勞。 2 注意教學(xué)方法的靈活性，組織學(xué)生討論、指導(dǎo)閱讀等。培養(yǎng)學(xué)生

12、發(fā)現(xiàn)問(wèn)題、分析問(wèn)題、 解決問(wèn)題的能力和探究意識(shí)。 3 注意組織學(xué)生參與課外小制作，培養(yǎng)學(xué)生的實(shí)際操作的興趣和動(dòng)手能力。 4 可以在多媒體課室上課。借助聲像呈示，提供給學(xué)生一個(gè)動(dòng)態(tài)的、聲情并茂的學(xué)習(xí)環(huán) 境，讓學(xué)生充分調(diào)動(dòng)自己的視覺(jué)、聽(tīng)覺(jué)等感官，由多途徑獲得多方面的信息。 五、教材選用 EDA 技術(shù)應(yīng)用教材要在課程標(biāo)準(zhǔn)的統(tǒng)一要求下，實(shí)行多樣化?？梢赃x用公認(rèn)的水 平較高的教材如教育部推薦教材，九五規(guī)劃教材和面向 21 世紀(jì)教材。如： 1、潘 松，黃繼業(yè)， EDA 技術(shù)實(shí)用教程，科學(xué)出版社 2、潘 松，王國(guó)棟， VHDL 實(shí)用教程， 電子科技大學(xué)出版社 六、課程評(píng)價(jià) 1這門(mén)學(xué)科的評(píng)價(jià)依據(jù)是本課程標(biāo)準(zhǔn)規(guī)定的課程目標(biāo)、教學(xué)內(nèi)容和要求，該門(mén)課程采 用實(shí)驗(yàn)（ 10%）、平時(shí)考核（ 30% ）和集中考試（ 60%）相結(jié)合的形式進(jìn)行。 2. 集中考試說(shuō)明 1） 考試時(shí)間： 120 分鐘。 2） 考試方式、分制與分?jǐn)?shù)解釋 采用閉卷、筆試的方式，以百分制評(píng)分， 60 分為及格，滿(mǎn)分為 100 分。 3） 題型比例 填空題 15%；改錯(cuò)題 20% ；綜合編程題 65%。 4） 樣題與目標(biāo)定位示例 A 填空題：（著重考查學(xué)生對(duì)知識(shí)的理解程度） 例：進(jìn)程必須由（ ）信號(hào)來(lái)啟動(dòng)。 B 改錯(cuò)題（著重考查學(xué)生對(duì)知識(shí)的理解、掌握程度） 例：二輸入與門(mén)電路的設(shè)計(jì) LIBRARY IEEE; USE IEEE.ST