FPGA設計與應用

1、fpga設計與應用2010.10eda技術發(fā)展eda技術應用對象eda技術應用對象專用集成電路設計流程專用集成電路asic設計方法一般設計的流程altera altera 產品概述產品概述 altera是最大的可編程邏輯器件供應商之一，總部位于美國硅谷圣侯賽。主要產品有：屬于epld的max3000/5000/7000/9000和classic系列；屬于fpga的flex6k/8k/10k、apex20k、acex1k、apex 、mercury、excalibur、stratix系列。： cpld： max3000/5000/7000/9000和classic系列 fpga： flex6k/

2、8k/10k、apex20k、acex1k、apex、mercury、excalibur、stratix： max+plus ：支持公司多款pld器件，同時支持多種hdl語言，包括vhdl、verilog hdl、ahdl。 quartus ：主要支持公司幾款高端產品，apex、apex20k、mercury、excalibur、stratix，同時也支持多種hdl語言。： ahdl，只有自己公司的開發(fā)軟件支持該語言，沒有被ieee認證。n可編程輸入/輸出單元n基本可編程邏輯單元n嵌入式塊ramn豐富的布線資源n底層嵌入功能單元n內嵌專用硬核lab（邏輯陣列塊） lab有8個le以及它們的進位

3、鏈、級聯(lián)鏈、lab控制信號與lab局部互連組成。le（邏輯單元） le是fpga結構中的最小單元，每個le含有一個4輸入查找表（lut）、一個帶有同步使能的可編程觸發(fā)器、一個進位鏈和一個級聯(lián)鏈。 le有4種工作模式： 正常模式：簡單邏輯功能、編譯碼應用； 運算模式：+、-、*法器件、3輸入函數(shù)； 加/減計數(shù)模式； 清除計數(shù)模式fast track （快速通道） fast track提供le與器件i/o引腳之間的互聯(lián)。 fast track是遍布整個器件廠、寬的一系列水平和垂直的連續(xù)式布線通道。ioe（i/o單元） i/o 單元由一個雙向緩沖器和一個寄存器組成，提供6個專用的輸入引腳。epc e

4、pc 配置器件配置器件 altera的fpga器件正常工作時，它的配置數(shù)據(jù)存儲在sram中。由于sram的易失性，每次加電時，配置數(shù)據(jù)都必須重新構造。 altera的fpga器件分兩類配置方式：主動配置方式和被動配置方式。 主動配置方式由fpga器件引導配置操作過程，它控制著外部存儲器和初始化過程；而被動配置方式則由外部計算機或控制其控制配置過程。 在實驗室中，常用計算機或控制器進行調試，因此可以使用被動配置方式。而實際系統(tǒng)中，一般采用被動配置方式。 fpga的常用設計方法包括的常用設計方法包括“自頂向下自頂向下”和和“自下而自下而上上”,目前大規(guī)模目前大規(guī)模fpga設計一般選擇設計一般選擇“

5、自頂向下自頂向下”的設計的設計方法。方法。 所謂所謂“自頂向下自頂向下”設計方法設計方法, 簡單地說簡單地說,就是采用可完就是采用可完全獨立于芯片廠商及其產品結構的描述語言全獨立于芯片廠商及其產品結構的描述語言,在功能級對設在功能級對設計產品進行定義計產品進行定義, 并結合功能仿真技術并結合功能仿真技術,以確保設計的正確以確保設計的正確性性,在功能定義完成后在功能定義完成后,利用邏輯綜合技術利用邏輯綜合技術,把功能描述轉換把功能描述轉換成某一具體結構芯片的網(wǎng)表文件成某一具體結構芯片的網(wǎng)表文件,輸出給廠商的布局布線器輸出給廠商的布局布線器進行布局布線。布局布線結果還可反標回同一仿真器進行布局布線

6、。布局布線結果還可反標回同一仿真器, 進進行包括功能和時序的后驗證行包括功能和時序的后驗證,以保證布局布線所帶來的門延以保證布局布線所帶來的門延時和線延時不會影響設計的性能。時和線延時不會影響設計的性能。第一步：按照第一步：按照“自頂向下自頂向下”的設計方法進行系統(tǒng)劃分。的設計方法進行系統(tǒng)劃分。 第二步：輸入第二步：輸入vhdl/verilog hdl代碼代碼 第三步：將以上的設計輸?shù)谌剑簩⒁陨系脑O計輸入編譯成標準的入編譯成標準的vhdl/verilog hdl文件，文件，然后將文件調入然后將文件調入hdl仿真仿真軟件進行功能仿真軟件進行功能仿真 第四步：利用綜合器對源第四步：利用綜合器對源

7、代碼進行綜合優(yōu)化處理，代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件生成門級描述的網(wǎng)表文件 第五步：如果整個設計超第五步：如果整個設計超出器件的宏單元或出器件的宏單元或i/o單單元資源，可以將設計劃分元資源，可以將設計劃分到多片同系列的器件中。到多片同系列的器件中。 第六步：將試配器產生的第六步：將試配器產生的器件編程文件通過編程器器件編程文件通過編程器或下載電纜載入到目標芯或下載電纜載入到目標芯片片fpga中中 根據(jù)設計流程與功能劃分，上述eda工具主要分為：設計輸入工具、綜合工具、仿真工具、實現(xiàn)與優(yōu)化工具、后端輔助工具、驗證與調試工具和系統(tǒng)級設計環(huán)境。quartusii中集成的eda開發(fā)工具

8、可以分為兩類：naltera自己提供的軟件工具n其它eda廠商提供的軟件工具，統(tǒng)稱為第三方工具quartus ii 設計流程1. 設計輸入工具設計輸入工具 常用的設計輸入方法有hdl語言輸入、原理圖輸入、ip core輸入和其它方法。2. 綜合工具綜合工具 主流的綜合工具有synplicity公司的synplify、synopsys公司的fpga ccomplilerii等3. 仿真工具 業(yè)界最流行的仿真工具是modelsim。另外，aldec公司的activehdl也有相當廣泛的用戶群4. 實現(xiàn)與優(yōu)化工具實現(xiàn)與優(yōu)化工具 實現(xiàn)與優(yōu)化工具包含的面比較廣。如果能較好的掌握這些工具，將大幅度提高設計

9、者的水平，使設計工作更加游刃有余。quartusii集成的實現(xiàn)工具主要有assignment editor、logiclock、powerfitter、timing analyzer、floorplan editor、chip editor等。5. 后端輔助工具后端輔助工具 quartusii內嵌的后端輔助工具主要有assembler、programmer和powergauge6. 驗證調試工具驗證調試工具 quartusii內嵌的調試工具有signaltapii和signalprobe。與運算與運算 或運算或運算 異或運算異或運算 與非運算與非運算 2 2選選1 1多路選擇器多路選擇器 兩位

10、比較器兩位比較器 d d觸發(fā)器觸發(fā)器 t t觸發(fā)器觸發(fā)器 j-kj-k觸發(fā)器觸發(fā)器 時序器件時序器件移位寄存器移位寄存器 4 4位加法器位加法器 逐位進位加法器逐位進位加法器 超前進位加法器超前進位加法器進位選擇加法器進位選擇加法器 輸入數(shù)據(jù)同比特位進行運算時，都要等待前一比特的進位信號狀態(tài)完成（建議：用在位數(shù)不超過16位的加法器）。對于多位逐位進位加法器來說，也可采用流水方式改善性能。 輸入數(shù)據(jù)同比特位進行運算時，不需要等待前一比特的進位信號。實現(xiàn)速度比較快，但資源占用也比較大。建議使用在16位加法器上比較合適。對于位數(shù)較多的也可采用流水方式。 由三個加法器組成，一個計算低字節(jié)；兩個計算高字

11、節(jié)。計算高字節(jié)的加法器一個令進位為1，另一個令進位為0。三部分同時計算，最后，低字節(jié)的進位選擇是哪一個高字節(jié)器的輸出。對于位數(shù)較多的加法器，性能的提高比較明顯，但資源相對占用較多。 4 4位計數(shù)器位計數(shù)器 逐位進位計數(shù)器逐位進位計數(shù)器 格雷碼逐位計數(shù)器格雷碼逐位計數(shù)器 流水式超前進位計數(shù)器流水式超前進位計數(shù)器 逐位進位計數(shù)器的特點是：每一位都要等前一位的進位輸出有效后才開始變化，每一位模塊之間用進位信號連接起來（推薦使用長度不超過16位）。 應用逐位進位計數(shù)器的原理，并在其基礎上加以改進，因為采用格雷碼進行計數(shù)，每個狀態(tài)變化時，只有1位信號發(fā)生改變，減少了毛刺現(xiàn)象的發(fā)生。 應用超前進位計數(shù)器的

12、基本原理加以改進，使用流水技術，減少了進位信號的傳輸延時，大大提高了系統(tǒng)效率。 4 4位乘法器位乘法器 組合邏輯實現(xiàn)的乘法器組合邏輯實現(xiàn)的乘法器 移位相加乘法器移位相加乘法器 查找表乘法器查找表乘法器 移位相加乘法器實現(xiàn)簡單，它的基本設計思想就是采用一種稱之為迭代的方式，根據(jù)乘數(shù)的每一位是否為1進行計算，若為1則將被乘數(shù)移位相加，這種實現(xiàn)方式使得在乘法計算中，每算出一乘積項就加到乘積中，此時的積稱作部分積。通過對部分積的逐步移位完成乘積項與乘數(shù)的位對齊相加，直至得出結果。這種方法硬件資源耗用較少，但一個4位乘法需要4個周期才能得到結果，速度比較慢，也可采用這種思想，用全邏輯實現(xiàn)，但延時較大。因

13、此，在高速的應用系統(tǒng)中，一般不采用該方法。 查找表乘法器的基本設計思路就是將乘積直接存放在存儲器中，將操作數(shù)（乘數(shù)和被乘數(shù)）作為地址訪問存儲器，得到的輸出數(shù)據(jù)就是乘法運算的結果。 加法器樹乘法器加法器樹乘法器 加法器樹結合了移位相加乘法器和查找表乘法器的優(yōu)點。事實上，從下面的示意圖可看出，它采用了并行處理的架構，所以其速度快，由于主要采用與門邏輯實現(xiàn)邏輯功能，所以其資源耗費也較少。 綜上所述，我們可以看到在新世紀，以綜上所述，我們可以看到在新世紀，以fpgafpga為代表的數(shù)字系統(tǒng)現(xiàn)場集為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術正朝著以下幾個方向發(fā)展。成技術正朝著以下幾個方向發(fā)展。1 1、隨著便攜式設備需求的增長，對現(xiàn)場可編程器件的低壓、低功耗的、隨著便攜式設備需求的增長，對現(xiàn)場可編程器