數(shù)字集成電路課程設(shè)計(jì)74HC138譯碼器芯片設(shè)計(jì)

1、課 程 設(shè) 計(jì) 課程名稱(chēng) 集成電路課程設(shè)計(jì) 題目名稱(chēng) 74hc138譯碼器芯片設(shè)計(jì) 學(xué)生學(xué)院 材料與能源學(xué)院 專(zhuān)業(yè)班級(jí) 2012級(jí)微電子學(xué)2班 學(xué) 號(hào) _ 學(xué)生姓名 指導(dǎo)教師 2015年 7 月 12 日目錄【摘要】- 3 -1. 設(shè)計(jì)目的與任務(wù)- 4 -2. 設(shè)計(jì)要求及內(nèi)容- 4 -3. 設(shè)計(jì)方法及分析- 5 -3.1 74hc138芯片簡(jiǎn)介- 5 -3.2 工藝和規(guī)則及模型文件的選擇- 6 -3.3 電路設(shè)計(jì)- 7 -3.3.1 輸出級(jí)電路設(shè)計(jì)- 7 -3.3.2 內(nèi)部基本反相器中的各mos 尺寸的計(jì)算- 9 -3.3.3 四輸入與非門(mén)mos尺寸的計(jì)算- 10 -3.3.4 三輸入與非門(mén)m

2、os尺寸的計(jì)算- 11 -3.3.5 輸入級(jí)設(shè)計(jì)- 12 -3.3.6 緩沖級(jí)設(shè)計(jì)- 13 -3.3.7 輸入保護(hù)電路設(shè)計(jì)- 15 -3.4. 功耗與延遲估算- 16 -3.4.1. 模型簡(jiǎn)化- 16 -3.4.2. 功耗估算- 17 -3.4.3. 延遲估算- 18 -3.5. 電路模擬- 19 -3.5.1 直流分析- 20 -3.5.2 瞬態(tài)分析- 22 -3.5.3 功耗分析- 23 -3.6. 版圖設(shè)計(jì)- 24 -3.6.1 輸入級(jí)的設(shè)計(jì)- 25 -3.6.2 內(nèi)部反相器的設(shè)計(jì)- 25 -3.6.3 輸入和輸出緩沖門(mén)的設(shè)計(jì)- 26 -3.6.4 三輸入與非門(mén)的設(shè)計(jì)- 27 -3.6.

3、5 四輸入與非門(mén)的設(shè)計(jì)- 27 -3.6.6 輸出級(jí)的設(shè)計(jì)- 28 -3.6.7 調(diào)用含有保護(hù)電路的pad元件- 28 -3.6.8 總版圖- 28 -3.7. 版圖檢查- 28 -3.7.1 版圖設(shè)計(jì)規(guī)則檢查（drc）- 29 -3.7.2 電路網(wǎng)表匹配（lvs）檢查- 29 -3.7.3 后模擬- 30 -3.7.4 版圖數(shù)據(jù)的提交- 31 -4. 經(jīng)驗(yàn)與體會(huì)- 31 -5. 參考文獻(xiàn)- 32 -附錄a：74hc138電路總原理圖- 33 -附錄b：74hc138 芯片版圖- 34 -附錄c：74hc138 芯片版圖(未加焊盤(pán))- 35 -【摘要】 現(xiàn)代社會(huì)正在飛速的發(fā)展，集成電路已經(jīng)成為

4、現(xiàn)代科技發(fā)展的支柱產(chǎn)業(yè)，現(xiàn)代技術(shù)產(chǎn)業(yè)的心臟，可以說(shuō)，沒(méi)有集成電路，就沒(méi)有現(xiàn)代社會(huì)。集成電路發(fā)展迅猛，按功能結(jié)構(gòu)分類(lèi)集成電路可以分為模擬集成電路、數(shù)字集成電路和數(shù)/模混合集成電路三大類(lèi)。按制作工藝分類(lèi)集成電路可分為半導(dǎo)體集成電路和膜集成電路。按集成度高低分類(lèi)集成電路可分為 ssi小規(guī)模集成電路、msi中規(guī)模集成電路、lsi大規(guī)模集成電路、vlsi超大規(guī)模集成電路、ulsi特大規(guī)模集成電路、gsi 巨大規(guī)模集成電路也被稱(chēng)作極大規(guī)模集成電路或超特大規(guī)模集成電路。其中3-8譯碼器是集成電路設(shè)計(jì)中一個(gè)典型的芯片，集成電路設(shè)計(jì)方法、原理和流程是可以從中體現(xiàn)出來(lái)。【關(guān)鍵詞】：集成電路設(shè)計(jì) 74hc138 t

5、ranner pro 版圖 1. 設(shè)計(jì)目的與任務(wù) 本課程設(shè)計(jì)是集成電路分析與設(shè)計(jì)基礎(chǔ)的實(shí)踐課程，其主要目的是使學(xué)生在熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)的基礎(chǔ)上，訓(xùn)練綜合運(yùn)用已掌握的知識(shí)，利用相關(guān)軟件，初步熟悉和掌握集成電路芯片的系統(tǒng)設(shè)計(jì)電路設(shè)計(jì)及模擬版圖設(shè)計(jì)版圖驗(yàn)證等正向設(shè)計(jì)方法。2. 設(shè)計(jì)要求及內(nèi)容2.1 器件名稱(chēng)3-8線譯碼器的74hc138芯片2.2 要求的電路性能指標(biāo)(1) 可驅(qū)動(dòng)10個(gè)lsttl電路（相當(dāng)于15pf電容負(fù)載）；(2) 輸出高電平時(shí)， ， (3) 輸出底電平時(shí)，(4) 輸出級(jí)充放電時(shí)間，(5) 工作電源5v，常溫工作，工作頻率，總功耗。2.3 設(shè)計(jì)

6、內(nèi)容(1) 功能分析及邏輯設(shè)計(jì)；(2) 電路設(shè)計(jì)；(3) 估算功耗與延時(shí)；(4) 電路模擬與仿真；(5) 版圖設(shè)計(jì)（全手工、層次化設(shè)計(jì)）；(6) 版圖檢查：drc與lvs；(7) 后仿真(選做)；(8) 版圖數(shù)據(jù)提交。2.4 設(shè)計(jì)要求(1) 按題目要求，獨(dú)立完成設(shè)計(jì)全過(guò)程；(2) 設(shè)計(jì)時(shí)使用的工藝及設(shè)計(jì)規(guī)則；(3) 根據(jù)所用的工藝，選取合理的模型庫(kù)，使用其參數(shù)進(jìn)行相關(guān)計(jì)算；(4) 選用以lambda()為單位的設(shè)計(jì)規(guī)則。3. 設(shè)計(jì)方法及分析3.1 74hc138芯片簡(jiǎn)介 74hc138是一款高速cmos器件，74hc138引腳兼容低功耗肖特基ttl（lsttl）系列。 74hc138譯碼器可接

7、受3位二進(jìn)制加權(quán)地址輸入（a0, a1和a2），并當(dāng)使能時(shí)，提供8個(gè)互斥的低有效輸出（y0至y7）。74hc138特有3個(gè)使能輸入端：兩個(gè)低有效（e1和e2）和一個(gè)高有效（e3）。除非e1和e2置低且e3置高，否則74hc138將保持所有輸出為高。利用這種復(fù)合使能特性，僅需4片74hc138芯片和1個(gè)反相器，即可輕松實(shí)現(xiàn)并行擴(kuò)展，組合成為一個(gè)1-32（5線到32線）譯碼器。它的管腳圖如圖3-1所示，其邏輯真值表如表3-1所示。圖3-1 74hc138引腳圖表3-1 74hc138真值表inputs 輸入outputs輸出enable 使能address地址e3e2e1a2a1a0y0y1y2y

8、3y4y5y6y7xxhxxxhhhhhhhhlxxxxxhhhhhhhhxhxxxxhhhhhhhhhllllllhhhhhhhhllllhhlhhhhhhhlllhlhhlhhhhhhlllhhhhhlhhhhhllhllhhhhlhhhhllhlhhhhhhlhhhllhhlhhhhhhlhhllhhhhhhhhhhl74hc138邏輯表達(dá)式：74hc138的邏輯圖如圖3-2所示：圖3-2 74hc138邏輯圖3.2 工藝和規(guī)則及模型文件的選擇 根據(jù)設(shè)計(jì)要求，選取orbit: mph_ns5 作為工藝及設(shè)計(jì)規(guī)則，從mph_ns5.tdb文件可知： technology:0.5u (lam

9、bda = 0.3um) / n-well (p122p2m)，本設(shè)計(jì)采用的參數(shù)如下： 根據(jù)所選擇的工藝，本設(shè)計(jì)選取cmos流程元件模型文件ml2_typ.md，使用其參數(shù)進(jìn)行相關(guān)計(jì)算。 ml2_typ.md模型文件的參數(shù)如下所示：3.3 電路設(shè)計(jì)3.3.1 輸出級(jí)電路設(shè)計(jì) 根據(jù)要求，輸出級(jí)等效電路如圖3-3所示，輸入vi為前一級(jí)的輸出，可認(rèn)為是理想的輸出，即。圖3-3 輸出級(jí)等效電路(1) 輸出級(jí)n管的計(jì)算 當(dāng)輸入為高電平時(shí)，輸出為低電平，n管導(dǎo)通，后級(jí)ttl有較大的灌電流輸入，要求，依據(jù)mos管的理想電流統(tǒng)一方程式：可以求出的值。其主要計(jì)算如下:= =108.92109(2) 輸出級(jí)p管的

10、計(jì)算 當(dāng)輸入為低電平時(shí)，輸出為高電平，p管導(dǎo)通。同時(shí)要求n管和p管的充放電時(shí)間，分別求這兩個(gè)條件下的極限值，然后取大者。1 以,為條件計(jì)算極限值，用mos管理想電流方程統(tǒng)一表達(dá)式：可以求出的值。其主要計(jì)算如下： 2 以為條件計(jì)算的極限值n管和p管的充放電時(shí)間和表達(dá)式分別為 其計(jì)算過(guò)程如下：由，故有=令 在兩種方法中，因?yàn)橹械拇笥谥械?，故取方法中?jì)算的結(jié)果，即 。3.3.2 內(nèi)部基本反相器中的各mos 尺寸的計(jì)算 內(nèi)部基本反相器如圖3-4所示，它的n管和p管尺寸依據(jù)充放電時(shí)間和方程來(lái)求。關(guān)鍵點(diǎn)是先求出式中的(即負(fù)載)。圖3-4 內(nèi)部反相器它的負(fù)載由以下內(nèi)部反相器的負(fù)載由cl以下三部分電容組成：本

11、級(jí)漏極的pn結(jié)電容；下級(jí)的柵電容；連線雜散電容。本級(jí)漏極pn結(jié)電容計(jì)算 其中是每的結(jié)電容，是每的周界電容，b為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。因?yàn)楸驹O(shè)計(jì)版圖中，最小孔尺寸為，孔與多晶硅柵的最小間距為，孔與有源區(qū)邊界的最小間距為，則取。 總的漏極pn結(jié)電容應(yīng)是p管 的和n管的總和，即：柵電容cg計(jì)算 此處和為與本級(jí)漏極相連的下一級(jí)n管和p管的柵極尺寸，近似取輸出級(jí)的和值。連線雜散電容cs 一般cpncg10cs，可忽略cs作用。所以，內(nèi)部基本反相器的總負(fù)載電容為上述各電容計(jì)算值之和。將數(shù)據(jù)代入上面公式得， 根據(jù)和的計(jì)算式及條件，計(jì)算出和。取，由方程，代入數(shù)據(jù)有：又有，即，代入上式解得 取

12、整數(shù)，得到 3.3.3 四輸入與非門(mén)mos尺寸的計(jì)算 四輸入與非門(mén)的電路如圖3-5所示。根據(jù)截止延遲時(shí)間和導(dǎo)通延遲時(shí)間  的要求，在最壞情況下，必須保證等效n管、p管的等效電阻與內(nèi)部基本反相器的相同，這樣四輸入與非門(mén)就相當(dāng)于內(nèi)部基本反相器了。因此，n管的尺寸放大4倍，而p管尺寸不變，即：代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯mos尺寸：圖3-5 四輸入與非邏輯門(mén)電路3.3.4 三輸入與非門(mén)mos尺寸的計(jì)算同理可以計(jì)算三輸入與非門(mén)的尺寸，其邏輯電路圖如圖3-6所示。n管的尺寸放大4倍，而p管尺寸不變，即：圖3-6 三與非邏輯門(mén)電路代入內(nèi)部反相器的寬長(zhǎng)比，可以算出邏輯mos尺寸：3.3.5

13、 輸入級(jí)設(shè)計(jì)由于本電路是與ttl兼容，ttl的輸入電平可能為2.4v，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則n1、p1構(gòu)成的cmos將有較大直流功耗。故采用圖3-7所示的電路，通過(guò)正反饋的p2作為上提拉管，使較快上升，減小功耗，加快翻轉(zhuǎn)速度。圖3-7 輸入級(jí)電路1 提拉管p2的（w/l）p2計(jì)算為了節(jié)省面積，同時(shí)又能使較快上升，取。理論上，這里取。而且為了方便畫(huà)圖，這里就去。2 cmos 反相器p1管的計(jì)算此p1管應(yīng)取內(nèi)部基本反相器的尺寸。因此這里取 3 cmos 反相器n1管的計(jì)算由于要與ttl電路兼容，而ttl的輸出電平在0.42.4v之間轉(zhuǎn)換，因此要選取反相器的狀態(tài)轉(zhuǎn)變電平：又知：代入數(shù)據(jù)，有

14、 仿真實(shí)驗(yàn)應(yīng)取353.3.6 緩沖級(jí)設(shè)計(jì)1 輸入緩沖級(jí) 由74hc138的邏輯圖可知，在輸入級(jí)中有六個(gè)信號(hào)：s0、s1、s2、a0、a1、a2。其中s0經(jīng)一級(jí)輸入反相器和一級(jí)三與非門(mén)后，形成, 用去驅(qū)動(dòng)8個(gè)四輸入與非門(mén)，故需要緩沖級(jí)，使其驅(qū)動(dòng)能力增加。同時(shí)為了用驅(qū)動(dòng)，必須加入緩沖門(mén)。由于a2、a1、a0以及、各驅(qū)動(dòng)內(nèi)部與非門(mén)4個(gè)，所以可以不用緩沖級(jí)。 s緩沖級(jí)的設(shè)計(jì)過(guò)程如下： s的緩沖級(jí)與輸入級(jí)和內(nèi)部門(mén)的關(guān)系如圖3-8所示。圖3-8 cs的緩沖級(jí) 圖中m1為輸入級(jí)，m2為內(nèi)部門(mén)，m3為緩沖級(jí)驅(qū)動(dòng)門(mén)。m1的p管和n管的尺寸即為上述所述的輸入級(jí)cmos反相器p1管和 n1管尺寸，m2的p管和n管的

15、尺寸即為內(nèi)部基本反相器p1管和 n1管尺寸，m3的p管和n管的尺寸由級(jí)間比值（相鄰級(jí)中mos管寬度增加的倍數(shù)）來(lái)確定。如果要求尺寸或功耗最佳，級(jí)間比值為210。具體可取。n為扇出系數(shù)，它的定義是： 在本例中，前級(jí)等效反相器柵的面積為m2的p管和n管的柵面積總和，下級(jí)柵的面積為8個(gè)四輸入與非門(mén)中與s相連的所有p管和n管的柵面積總和。故有：2 緩沖輸出級(jí) 由于輸出級(jí)部分要驅(qū)動(dòng)ttl電路，其尺寸較大，因而必須在與非門(mén)輸出與輸出級(jí)之間加入一級(jí)緩沖門(mén)m2，如圖3-9所示。將與非門(mén)m1等效為一個(gè)反相器，類(lèi)似上述s的緩沖級(jí)設(shè)計(jì)，計(jì)算出m2的p管和n管的尺寸。圖3-9輸出緩沖級(jí)同理：3.3.7 輸入保護(hù)電路設(shè)

16、計(jì) 因?yàn)閙os器件的柵極有極高的絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時(shí)，由于某種原因，感應(yīng)的電荷無(wú)法很快地泄放掉。而mos器件的柵氧化層極薄，這些感應(yīng)的電荷使得mos器件的柵與襯底之間產(chǎn)生非常高的電場(chǎng)。該電場(chǎng)強(qiáng)度如果超過(guò)柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使mos器件失效，因此要設(shè)置保護(hù)電路。輸入保護(hù)電路有單二極管、電阻結(jié)構(gòu)和雙二極管、電阻結(jié)構(gòu)。圖3-10所示電路為雙二極管、電阻結(jié)構(gòu)輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300500。二極管的有效面積可取500，或用shockley方程計(jì)算。由于保護(hù)電路計(jì)算比較復(fù)雜，因此在版圖設(shè)計(jì)中直接調(diào)用庫(kù)中的標(biāo)準(zhǔn)pa

17、d，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。圖3-10 保護(hù)電路至此，完成了全部器件的參數(shù)計(jì)算，匯總列出各級(jí)n管和p管的尺寸如下：1 輸入級(jí) 2 內(nèi)部基本反相器 3 輸入緩沖級(jí) 4 內(nèi)部三與非門(mén) 5 內(nèi)部四與非門(mén) 6 緩沖輸出級(jí) 7 輸出級(jí) 3.4. 功耗與延遲估算在估算延時(shí)、功耗時(shí)，從輸入到輸出選出一條級(jí)數(shù)最多的支路進(jìn)行估算。74hc138電路從輸入到輸出的所有各支路中，只有s1端加入了緩沖級(jí)，因而增加了延時(shí)與功耗，因此在估算延時(shí)、功耗時(shí)，就以s1支路電路圖(如下圖3-11所示)來(lái)簡(jiǎn)化估算。圖3-11 估算延時(shí)、功耗cs支路電路3.4.1. 模型簡(jiǎn)化由于在實(shí)際工作中，八個(gè)四輸入與非門(mén)中只

18、有一個(gè)可被選通并工作，而另七個(gè)不工作，所以估算功耗時(shí)只估算上圖所示的支路即可。在s1端經(jīng)三級(jí)反相器后，將不工作的七個(gè)四輸入與非門(mén)等效為負(fù)載電容cl1，而將工作的一個(gè)四輸入與非門(mén)的三個(gè)個(gè)輸入接高電平，只將s1端信號(hào)加在反相器上。在x點(diǎn)之前的電路，由于，s1均為輸入級(jí)，雖然a0，a1，a2比s少一個(gè)反相器，作為工程估算，可以認(rèn)為七個(gè)輸入級(jí)是相同的，于是，估算功耗時(shí)對(duì)x點(diǎn)這前的部分只要計(jì)算s1這一個(gè)支路，最后將結(jié)果乘以七倍就可以了。在x點(diǎn)之后的電路功耗，則只計(jì)算一個(gè)支路。3.4.2. 功耗估算cmos電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。由于cmos電路忽略漏電，靜態(tài)功耗近似為0，工作頻

19、率不高時(shí)，也可忽略交變功耗，則估算時(shí)只計(jì)算瞬態(tài)功耗pt即可。是上述s1支路各級(jí)器件功耗的總和（共有7級(jí)），即：其中：為本級(jí)漏極pn結(jié)電容，按3.3.2相關(guān)公式計(jì)算：為與本級(jí)漏極相連的下一級(jí)柵電容，按3.3.2的計(jì)算（這里忽略輸入提拉管的電容做近似計(jì)算）：為本級(jí)漏連接到下一級(jí)柵連線雜散電容，其值較小，可忽略不計(jì)。為斷開(kāi)的三個(gè)三輸入的非門(mén)柵電容，按3.3.2的計(jì)算（這里取其中一個(gè)門(mén)做近似）：為最后一級(jí)（即輸出級(jí)）的下一級(jí)柵電容，即負(fù)載電容15pf。x前、x后表示s1支路電路中x點(diǎn)之前或x點(diǎn)之后的所有器件。對(duì)于74hc138器件，整個(gè)芯片功耗為pt: 符合設(shè)計(jì)要求。3.4.3. 延遲估算 算出每一級(jí)

20、等效反相器延遲時(shí)間，總的延遲時(shí)間為各級(jí)（共7級(jí)）延遲時(shí)間的總和。各級(jí)等效反相器延遲時(shí)間可用下式估算： 各字母的意義如圖3-12所示。圖3-12 延遲時(shí)間，上升與下降時(shí)間匯總列出每一集器件延遲時(shí)間，最后得出總的延遲時(shí)間。計(jì)算各級(jí)的公式：1 輸入級(jí)同理可以代入相關(guān)數(shù)據(jù)計(jì)算其它級(jí)的及延遲2 內(nèi)部反相器3 三輸入與非門(mén)4 輸入緩沖級(jí)5 四輸入與非門(mén)6 輸出緩沖級(jí)7 輸出級(jí)所以，總的延遲時(shí)間為 符合設(shè)計(jì)要求。3.5. 電路模擬 電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過(guò)的s1支路電路圖。為了計(jì)算出功耗，在兩個(gè)電源支路分別加入一個(gè)零值電壓源v11和v12，電壓值為零（如下圖3-13所示），在

21、模擬時(shí)進(jìn)行直流掃描分析，然后就可得出功耗。圖3-13 電路模擬用s1支路電路把此電路圖轉(zhuǎn)化為spice文件，加入電路特性分析指令和控制語(yǔ)句，即可進(jìn)行電路模擬。3.5.1 直流分析 直流分析：當(dāng)輸入由0.4v變化到2.4v過(guò)程中，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)變電平）vs。vs的值應(yīng)為約1.4v。直流分析的電路圖如圖3-14所示，其對(duì)應(yīng)的spice文件如圖3-15所示，直流分析的輸入輸出電壓曲線如圖3-16所示。圖3-14直流分析電路圖圖3-15直流分析spice設(shè)置圖3-16直流分析輸入輸出電壓關(guān)系分析：從電壓關(guān)系可以看出，轉(zhuǎn)變電平大約在1.4v左右，符合設(shè)計(jì)的要求。因此所畫(huà)電路通過(guò)了直流分析測(cè)

22、試。3.5.2 瞬態(tài)分析 從波形中得到，然后進(jìn)行相關(guān)計(jì)算。瞬態(tài)分析的電路圖見(jiàn)圖3-17所示，其對(duì)應(yīng)的瞬態(tài)分析的spice文件設(shè)置見(jiàn)圖3-18所示。對(duì)應(yīng)的瞬態(tài)分析的結(jié)果見(jiàn)圖3-19。圖3-17 瞬態(tài)分析電路圖圖3-18瞬時(shí)分析spice設(shè)置圖3-19瞬態(tài)分析輸入輸出電壓關(guān)系由仿真輸出的結(jié)果報(bào)告文件可以得到其瞬態(tài)參數(shù)如下：measurement result summary risetime = 1.2913e-008 falltime = 1.2774e-008，則滿(mǎn)足電路設(shè)計(jì)要求。3.5.3 功耗分析對(duì)電壓源vi1和vi2進(jìn)行直流掃描分析：vcs s1 gnd pulse (0.4 2.4 0

23、 0 0 17n 34n)vi1 vdd n3 0vi2 vdd n6 0vvdd vdd gnd 5.0.print tran i(vi1) i(vi2)功耗分析的電路原理圖見(jiàn)圖3-20，spice文件設(shè)置見(jiàn)圖3-21，功耗分析結(jié)果見(jiàn)圖3-22。這里的功耗分析采用的是靜態(tài)功耗，所以這里沒(méi)有加入脈沖源，只有直流電源。圖3-20 功耗分析電路原理圖圖3-21功耗分析spice設(shè)置從波形中得出i(vi1)和 i(vi2)，求積分并除以周期，從而得到功耗總功耗：從模擬分析得到的結(jié)果來(lái)看，各項(xiàng)模擬參數(shù)都滿(mǎn)足設(shè)計(jì)指標(biāo)，下面可進(jìn)行版圖設(shè)計(jì)。順而我畫(huà)出了總電路圖，并進(jìn)行邏輯分析，其中s0、s1、s2分別為0

24、00時(shí)：可見(jiàn)y0輸出低電平，其他輸出高電平，符合要求，其他情況也符合。3.6. 版圖設(shè)計(jì) 本次的版圖設(shè)計(jì)采用的是層次化、全手工設(shè)計(jì)版圖。所謂的層次化設(shè)計(jì)版圖，就是先設(shè)計(jì)單元版圖，由簡(jiǎn)單的單元版圖再組成較復(fù)雜的單元版圖，一層層設(shè)計(jì)，直至完成芯片的整體版圖。3.6.1 輸入級(jí)的設(shè)計(jì)輸入級(jí)的設(shè)計(jì)如圖3-23所示，這里根據(jù)電路圖，由于提拉管的寬長(zhǎng)比只有1，所以這里的多晶硅柵的寬度采用6，其余的多晶硅柵采用2的設(shè)計(jì)方法。輸入級(jí)版圖drc如圖3-24所示。 圖3-23輸入級(jí)版圖 圖3-24輸入級(jí)版圖drc3.6.2 內(nèi)部反相器的設(shè)計(jì)內(nèi)部反相器的寬長(zhǎng)比比較小，考慮到這個(gè)原因，采用了將源、漏極的區(qū)域擴(kuò)大的方法

25、，以保證能夠符合設(shè)計(jì)規(guī)則。設(shè)計(jì)的版圖見(jiàn)圖3-25及drc檢測(cè)如圖3-26所示。圖3-25內(nèi)部反相器版圖 圖3-26內(nèi)部反相器版圖drc3.6.3 輸入和輸出緩沖門(mén)的設(shè)計(jì)對(duì)于緩沖門(mén)，由于其管的寬長(zhǎng)比比較大，這里采用了梳狀結(jié)構(gòu)，從而減少了其管的面積，有效的利用的設(shè)計(jì)空間，其設(shè)計(jì)原理與內(nèi)部反相器類(lèi)似。具體的版圖和相應(yīng)的版圖drc檢測(cè)分別如圖3-27、圖3-28、圖3-29和圖3-30所示。 圖3-27輸入緩沖門(mén) 圖3-28 輸入緩沖門(mén)drc 圖3-29輸出緩沖門(mén) 圖3-30 輸出緩沖門(mén)版圖drc3.6.4 三輸入與非門(mén)的設(shè)計(jì)三輸入與非門(mén)涉及到的管比較多，區(qū)別于梳狀結(jié)構(gòu)，這里采用了多條多晶硅柵，而又考

26、慮到盡量只用第一層金屬線來(lái)布線（這樣在總圖連接引線會(huì)更加方便，更加容易），這里引出了多晶硅柵分別接輸入端口。所設(shè)計(jì)的版圖及其drc檢測(cè)分別如圖3-31和圖3-32所示。 圖3-31三輸入與非門(mén)版圖 圖3-32三輸入與非門(mén)版圖drc3.6.5 四輸入與非門(mén)的設(shè)計(jì)四輸入與非門(mén)與三輸入與非門(mén)一樣，也采用梳狀結(jié)構(gòu)。所設(shè)計(jì)的版圖及其drc檢測(cè)分別如圖3-33和圖3-34所示。圖3-33 四輸入與非門(mén)版圖圖3-34 四輸入與非門(mén)版圖drc3.6.6 輸出級(jí)的設(shè)計(jì)從計(jì)算中可以看出，輸出級(jí)的管的寬長(zhǎng)比相比其它級(jí)來(lái)說(shuō)是最大的，因此這里必須采用梳狀結(jié)構(gòu)。而且需要多個(gè)管并聯(lián)來(lái)實(shí)現(xiàn)較大的寬長(zhǎng)比。輸出級(jí)的版圖及其drc

27、檢測(cè)分別如圖3-35和圖3-36所示。 圖3-35 輸出級(jí)的版圖 圖3-36 輸出級(jí)的版圖drc3.6.7 調(diào)用含有保護(hù)電路的pad元件 pad保護(hù)電路如圖3-37所示。圖3-37 pad元件版圖3.6.8 總版圖執(zhí)行cellinstance（選擇需要調(diào)用的單元圖）在一個(gè)新的cell內(nèi)組合成整體電路圖。按照附錄a所示的邏輯圖接線，得到最終的電路版圖（見(jiàn)附錄b）。3.7. 版圖檢查 這一個(gè)操作與每一個(gè)子模塊的設(shè)計(jì)必須同步進(jìn)行。做drc檢查時(shí)應(yīng)該分成小塊（單元）檢查。每一部分做成一個(gè)單元，每個(gè)單元進(jìn)行drc檢查。在全部通過(guò)后，將單元組合成電路，最終做一次全版圖的drc，以確保全版圖正確。3.7.1

28、 版圖設(shè)計(jì)規(guī)則檢查（drc） 總圖的版圖設(shè)計(jì)規(guī)則檢查見(jiàn)圖3-38所示。圖3-38 總圖的drc檢查由drc檢查結(jié)果可以看出，總圖能夠通過(guò)drc檢查。3.7.2 電路網(wǎng)表匹配（lvs）檢查電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。如果匹配，表明版圖的連接及版圖中各管子的生成是正確的。因此，只要保證電路圖是正確的，lvs檢查就可以驗(yàn)證版圖的正確性。lvs檢查的結(jié)果見(jiàn)圖3-39所示。由結(jié)果可以看出，電路原理圖與電路版圖匹配正確。 圖3-39總圖lvs對(duì)照檢查結(jié)果3.7.3 后模擬 從版圖提取spice網(wǎng)表文件（.spc），加載電路特性分析指令和控制語(yǔ)句，進(jìn)行模擬。加載電路特性分析指令和控制語(yǔ)句如圖3-40所示。仿真結(jié)果如圖3-所示。從結(jié)果圖容易看出版圖設(shè)計(jì)的功能正確。圖 3-40 版圖的spice網(wǎng)表文件（.spc）圖 3-41 版圖的輸出的spice文件功能仿真3.7.4 版圖數(shù)據(jù)的提交所設(shè)計(jì)的版圖通過(guò)drc和lvs的檢查，及erc檢查(本次設(shè)計(jì)不做)，然后轉(zhuǎn)換成制造掩膜用