華科計(jì)算機(jī)數(shù)電第四次實(shí)驗(yàn)報(bào)告

1、數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)報(bào)告學(xué)生姓名： 學(xué)號(hào)： 所在班級(jí)： 數(shù)字邏輯實(shí)驗(yàn)報(bào)告（4）團(tuán)隊(duì)成員：姓名班級(jí)學(xué)號(hào)貢獻(xiàn)百分比實(shí)驗(yàn)部分：實(shí)驗(yàn)完成結(jié)果、時(shí)間（亮點(diǎn)、完成、基本完成、未完成）總分（實(shí)驗(yàn)部分70% +報(bào)告30%）第一個(gè)實(shí)驗(yàn)第二個(gè)實(shí)驗(yàn)第三個(gè)實(shí)驗(yàn)檢查結(jié)果檢查時(shí)間檢查老師報(bào)告人 ： 實(shí)驗(yàn)指導(dǎo)教師： 報(bào)告批閱教師： 計(jì)算機(jī)科學(xué)與技術(shù)學(xué)院20 年 月 日一、 實(shí)驗(yàn)內(nèi)容基于FPGA應(yīng)用的邏輯電路設(shè)計(jì)二、 實(shí)驗(yàn)?zāi)康?學(xué)習(xí)FPGA的設(shè)計(jì)方法；2掌握利用Verilog HDL設(shè)計(jì)邏輯電路的能力。三、 實(shí)驗(yàn)所用組件Basys2開(kāi)發(fā)板（芯片為XC3S100E，封裝為CP132） 1套。四、 實(shí)驗(yàn)要求1. 4位二進(jìn)制計(jì)數(shù)

2、器（必選）設(shè)計(jì)一個(gè)能清零、置數(shù)和進(jìn)位/借位輸出的增1/減1的4位二進(jìn)制計(jì)數(shù)器，其結(jié)構(gòu)框圖如圖1所示。電路輸入為計(jì)數(shù)脈沖CP、工作模式選擇M、預(yù)制初值D，C，B，A（其中D為高位，A為低位）和預(yù)制控制，清零端；輸出為計(jì)數(shù)值QD，QC，QB，QA（QD為高位，QA為低位）和進(jìn)位/借位輸出。當(dāng)為0時(shí)，電路輸出清零；預(yù)制控制=0時(shí)，將D、C、B、A的輸入值送到計(jì)數(shù)器中，并立即在QD，QC，QB，QA中輸出。模式選擇端M=1時(shí)加1計(jì)數(shù)，當(dāng)M=0時(shí)減1計(jì)數(shù)。當(dāng)CP端輸入一個(gè)上升沿信號(hào)時(shí)進(jìn)行一次計(jì)數(shù)，計(jì)數(shù)有進(jìn)位/借位時(shí)端輸出一個(gè)負(fù)脈沖。圖1 4位二進(jìn)制加法/減法計(jì)數(shù)器具體要求：（1）用Verilog HDL

3、實(shí)現(xiàn)該計(jì)數(shù)器，將之下載到Basys2開(kāi)發(fā)板中，并進(jìn)行驗(yàn)證；（2）借助該4位二進(jìn)制計(jì)數(shù)器，用Verilog HDL實(shí)現(xiàn)一個(gè)初值為2的模8計(jì)數(shù)器，將之下載到Basys2開(kāi)發(fā)板中，并進(jìn)行驗(yàn)證 1。2. 兩位二進(jìn)制數(shù)值比較器（必選）設(shè)計(jì)一個(gè)二位二進(jìn)制數(shù)值比較器。當(dāng)A>B時(shí)，F(xiàn)1=1，F(xiàn)2=F3=0；當(dāng)A=B時(shí)，F(xiàn)2=1，F(xiàn)1=F3=0；當(dāng)A<B時(shí)，F(xiàn)3=1，F(xiàn)1=F2=0。具體要求：（1）用Verilog HDL設(shè)計(jì)一個(gè)一位二進(jìn)制數(shù)值比較器（行為級(jí)描述）；（2）利用所設(shè)計(jì)的一位二進(jìn)制數(shù)值比較器，用Verilog HDL設(shè)計(jì)一個(gè)二位二進(jìn)制數(shù)值比較器（結(jié)構(gòu)級(jí)描述）；（3） 將所設(shè)計(jì)的電路下載到

4、Basys2開(kāi)發(fā)板上，并進(jìn)行驗(yàn)證。3. 單脈沖發(fā)生器（可選）用與非門(mén)設(shè)計(jì)一個(gè)單脈沖發(fā)生器，電路如圖2所示。圖2 單脈沖發(fā)生器電路圖典型輸入、輸出時(shí)間圖見(jiàn)圖3圖3. 典型輸入、輸出時(shí)間圖具體要求：（1）用Verilog DHL描述所設(shè)計(jì)的電路圖（采用行為級(jí)描述），將之下載到Basys2開(kāi)發(fā)板中，并進(jìn)行驗(yàn)證。五、實(shí)驗(yàn)方案設(shè)計(jì)1. 4位二進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方案要求：給出詳細(xì)的設(shè)計(jì)過(guò)程，包括源程序、仿真程序、引腳約束（綁定）代碼和注釋等，可續(xù)頁(yè)（1）4位2進(jìn)制計(jì)數(shù)器源程序：module led_1(in,CP,CLR,Ld,M,out,Qcc);input3:0 in;input CP,CLR,Ld,M

5、;output3:0 out;output Qcc;reg3:0 out;reg Qcc;initial out=4'b0000;initial Qcc=1;always(posedge CP or negedge Ld or negedge CLR)beginif(CLR)beginout<=4'b0000;Qcc<=1;endelse if(Ld)begin out<=in;Qcc<=1;endelse if(M)beginout<=out+4'b0001;Qcc<=1;endelse if(M)begin out<=out

6、-4'b0001;Qcc<=1;endelse if(out=4'b1111)&&M)beginout<=4'b0000;Qcc<=0;endelse if(out=4'b0000)&&M)beginout<=4'b0000;Qcc<=1;endendendmodule仿真程序：module test_1;/ Inputsreg 3:0 in;reg CP;reg CLR;reg Ld;reg M;/ Outputswire 3:0 out;wire Qcc;/ Instantiate the

7、 Unit Under Test (UUT)led_1 uut (.in(in), .CP(CP), .CLR(CLR), .Ld(Ld), .M(M), .out(out), .Qcc(Qcc);always #10 CP=CP;initial begin/ Initialize Inputsin = 4'b0010;M =1;Ld = 1;CLR = 1;CP = 0;Ld = 0;#50;Ld = 1;#50;Ld = 0;#50;Ld = 1;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereend

8、 endmodule（2）實(shí)現(xiàn)初值為2的模8計(jì)數(shù)器module task11( Qcc,out,in,M,Ld,CLR,CP );input3:0in;input M,Ld,CLR,CP;output3:0out;output Qcc;reg3:0out;reg Qcc;initial out=4'b0010;initial Qcc=1;always(posedge CP or negedge Ld or negedge CLR)beginif(CLR)beginout<=4'b0010;Qcc<=1;endelse if(Ld)beginout<=in;Qc

9、c<=1;endelse if(M&&(out=4'b1001)beginout<=4'b0010;Qcc<=0;endelse if(M)&&(out=4'b0000)beginout<=4'b1001;Qcc<=0;endelse if(M)beginout<=out+4'b0001;Qcc<=1;endelse if(M)beginout<=out-4'b0001;Qcc<=1;endendendmodule仿真程序：module test1;/ Inpu

10、tsreg 3:0 in;reg M;reg Ld;reg CLR;reg CP;/ Outputswire Qcc;wire 3:0 out;/ Instantiate the Unit Under Test (UUT)task1 uut (.Qcc(Qcc), .out(out), .in(in), .M(M), .Ld(Ld), .CLR(CLR), .CP(CP); always #10 CP=CP;initial begin/ Initialize Inputsin =4'b0010;M = 1;Ld = 1;CLR = 1;CP = 0;Ld=0;#50;Ld=1;#50;

11、Ld=0;#50;Ld=1;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereend Endmodule引腳約束：NET "in3" LOC = N3;NET "in2" LOC = E2;NET "in1" LOC = F3;NET "in0" LOC = G3;NET "out3" LOC = G1;NET "out2"LOC = P4;NET "out1"LOC = N4

12、;NET "out0"LOC = N5;NET "Ld" LOC = B4;NET "CLR" LOC = K3;NET "CP" LOC = A7;NET "M" LOC = L3;NET "QCC" LOC = P6;兩位二進(jìn)制數(shù)值比較器的設(shè)計(jì)方案要求：給出詳細(xì)的設(shè)計(jì)過(guò)程，包括源程序、仿真程序、引腳約束（綁定）代碼和注釋等，可續(xù)頁(yè)（a） 一位二進(jìn)制數(shù)值比較器 源程序：module led_2(a,b,F1,F2,F3);input a,b;output F1,F2,F3;

13、reg F1,F2,F3;always(a,b)if(a>b)beginF1=1;F2=0;F3=0;endelse if(a=b)beginF1=0;F2=1;F3=0;endelse if(a<b)beginF1=0;F2=0;F3=1;endendmodule仿真程序：module test_2;/ Inputsreg a;reg b;/ Outputswire F1;wire F2;wire F3;/ Instantiate the Unit Under Test (UUT)led_2 uut (.a(a), .b(b), .F1(F1), .F2(F2), .F3(F3)

14、;initial begin/ Initialize Inputsa = 0;b = 0;#5 a = 0;b = 1;#5a = 1;b = 0;#5a = 1;b = 1;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereend endmodule引腳綁定：NET "a" LOC = N3;NET "b" LOC = E2;NET "F1" LOC = P7;NET "F2" LOC = M11;NET "F3"

15、 LOC = M5;（b）二位二進(jìn)制數(shù)值比較器源程序：module fct(a,b,F1,F2,F3);input a,b;output F1,F2,F3;reg F1,F2,F3;always(a,b)if(a>b)beginF1=1;F2=0;F3=0;endelse if(a=b)beginF1=0;F2=1;F3=0;endelse if(a<b)beginF1=0;F2=0;F3=1;endendmodulemodule led_2_2(a,b,F1,F2,F3); input1:0 a; input1:0 b; output F1,F2,F3; wire x1,x2,x

16、3,y1,y2,y3; fct cp1(a1,b1,x1,x2,x3); fct cp2(a0,b0,y1,y2,y3); assign F1=x1|(x2&y1); assign F2=x2&y2; assign F3=x3|(x2&y2);endmodule仿真程序：module test_2_2;/ Inputsreg 1:0 a;reg 1:0 b;/ Outputswire F1;wire F2;wire F3;/ Instantiate the Unit Under Test (UUT)led_2_2 uut (.a(a), .b(b), .F1(F1),

17、.F2(F2), .F3(F3);initial begin/ Initialize Inputsa = 0;b = 0;#10a0=1;a1=0;b0=0;b1=0;#10a0=1;a1=0;b0=1;b1=0;#10a0=0;a1=1;b0=1;b1=0;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereend endmodule引腳綁定：NET "F1" LOC = P7;NET "F2" LOC = M11;NET "F3" LOC = M5;NE

18、T "A0" LOC = N3;NET "A1" LOC = E2;NET "B0" LOC = F3;NET "B1" LOC = G3;3. 單脈沖發(fā)生器的設(shè)計(jì)方案要求：給出詳細(xì)的設(shè)計(jì)過(guò)程，包括源程序、仿真程序、引腳約束（綁定）代碼和注釋等，可續(xù)頁(yè)源程序：module led_3(x1,x2,y1,y2,z,y1n,y2n);input x1,x2;output y1,y2,z,y1n,y2n;wire t1,t2,t3,t4,t5;assign #5 t1=x1;assign #5 t2=x2;assign

19、#5 t3=(x2&y2n);assign #5 t4=(t1&t2&y1n); assign #5 t5=(y1n&t3); assign y2=(t3&t4); assign y2n=y2; assign y1=(t5&t1); assign y1n=y1; assign z=t3;endmodule仿真程序：module test_3;/ Inputsreg x1;reg x2;/ Outputswire y1;wire y2;wire z;wire y1n;wire y2n;/ Instantiate the Unit Under Tes

20、t (UUT)led_3 uut (.x1(x1), .x2(x2), .y1(y1), .y2(y2), .z(z), .y1n(y1n), .y2n(y2n); always begin x2 =1'b0; #50 x2 = 1'b1; #50 ; end always begin x1 =1'b0; #125 x1 = 1'b1; #150 x1 = 1'b0; #225; endinitial begin/ Initialize Inputsx1 = 0;x2 = 0;/ Wait 100 ns for global reset to finish#100; / Add stimulus hereen