模擬電路分析

1、1第第3 3章章 常用組合邏輯電路及常用組合邏輯電路及MSIMSI組合電路模塊的應用組合電路模塊的應用常用常用MSIMSI組合邏輯模塊組合邏輯模塊模塊級組合邏輯電路分析模塊級組合邏輯電路分析模塊級組合邏輯電路的設計模塊級組合邏輯電路的設計2 數(shù)字集成電路的規(guī)模劃分數(shù)字集成電路的規(guī)模劃分3.1 3.1 常用常用MSIMSI組合邏輯模塊組合邏輯模塊3 常用常用MSIMSI組合邏輯模塊組合邏輯模塊 加法器加法器 比較器比較器 編碼器編碼器 譯碼器譯碼器 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 4 3.1.1 3.1.1 加法器加法器: : 一種算術運算電路一種算術運算電路基本功能基本功能: : 實現(xiàn)兩個二進制數(shù)的加法

2、運算。實現(xiàn)兩個二進制數(shù)的加法運算。 計算機計算機CPUCPU中的運算器，本質上就是一種既能完成算術運中的運算器，本質上就是一種既能完成算術運算、算、 又能完成邏輯運算的單元電路，簡稱又能完成邏輯運算的單元電路，簡稱算術邏輯單元算術邏輯單元ALUALU（ArithmeticArithmeticLogical UnitLogical Unit），）， 其原理與這里介紹的加法其原理與這里介紹的加法器完全相同，只不過功能更多、規(guī)模更大而已。器完全相同，只不過功能更多、規(guī)模更大而已。 5 (1). 1). 半加器和全加器半加器和全加器 半加器半加器 僅對兩個一位二進制數(shù)僅對兩個一位二進制數(shù)A Ai i和

3、和B Bi i進行的加法運算稱為進行的加法運算稱為“半加半加”。 實現(xiàn)半加運算功能的邏輯部件叫做半加器（實現(xiàn)半加運算功能的邏輯部件叫做半加器（HalfHalfAdderAdder），簡），簡稱稱HAHA。圖圖 3 - 1 3 - 1 半加器的真值表和邏輯符號半加器的真值表和邏輯符號(a) (a) 真值表；真值表； (b) (b) 國標符號；國標符號； (c) (c) 慣用符號慣用符號COAiBiSiCi1AiBiSiCi1HA(b)(c)Ai BiCi1 Si0 00 11 01 10 00 10 11 0(a)6 其中的其中的A Ai i和和B Bi i分別表示被加數(shù)和加數(shù)輸入，分別表示被加

4、數(shù)和加數(shù)輸入，S Si i為本位和輸出，為本位和輸出， C Ci i+1+1為向相鄰高位的進位輸出，為向相鄰高位的進位輸出， “ “”為加法器的限定符，為加法器的限定符， “CO”CO”為運算單元進位輸出的限定符。半加器的輸出邏輯函數(shù)為運算單元進位輸出的限定符。半加器的輸出邏輯函數(shù)表達式為表達式為iiiiiiiiiiBABABASBAC1 可見，可見， 用用1 1個與門和個與門和1 1個異或門就可以實現(xiàn)半加器電路。個異或門就可以實現(xiàn)半加器電路。7 全加器全加器 對兩個對兩個1 1位二進制數(shù)位二進制數(shù)A Ai i和和B Bi i連同低位來的進位連同低位來的進位C Ci i進行的加法運進行的加法運

5、算稱為算稱為“全加全加”。實現(xiàn)全加運算功能的邏輯部件叫做全加器。實現(xiàn)全加運算功能的邏輯部件叫做全加器（FullAdderFullAdder），簡稱），簡稱FAFA。在多位數(shù)加法運算時，除最低位外，。在多位數(shù)加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。其它各位都需要考慮低位送來的進位。 全加器真值表：全加器真值表：8 表中的表中的A Ai i和和B Bi i分別表示被加數(shù)和加數(shù)輸入，分別表示被加數(shù)和加數(shù)輸入，C Ci i表示來自相鄰表示來自相鄰低位的進位輸入，低位的進位輸入，S Si i為本位和輸出，為本位和輸出， C Ci i+1+1為向相鄰高位的進位為向相鄰高位的進位輸出。全加

6、器的輸出邏輯函數(shù)表達式為輸出。全加器的輸出邏輯函數(shù)表達式為iiiiiiiiiiiiiiiiiiiiiiiiiiiCBABACBABABACBACBABACBCABAC)()(1iiiiiiiiiiiiiiiiCBACBACBACBACBAS9 圖圖3-2 3-2 全加器電路及邏輯符號全加器電路及邏輯符號(a)(a)電路；電路； (b)(b)國標符號；國標符號； (c)(c)慣用符號慣用符號COAiCiSiCi 1AiBiSiCi 1FA(b)(c)CiCIBi& 111Ci 1Si1CiAiBi(a)10 74837483和和7428374283是兩種典型的是兩種典型的MSI 4MSI

7、 4位二進制數(shù)并行加法器，位二進制數(shù)并行加法器， 其邏輯符號如圖其邏輯符號如圖3 - 33 - 3所示。其中所示。其中A A3 3A A2 2A A1 1A A0 0和和B B3 3B B2 2B B1 1B B0 0分別為分別為4 4位二位二進制被加數(shù)和加數(shù)輸入，進制被加數(shù)和加數(shù)輸入，C C0 0為相鄰低位的進位輸入，為相鄰低位的進位輸入，S S3 3S S2 2S S1 1S S0 0為為相加后的相加后的4 4位和輸出，位和輸出，C C4 4為相加后的進位輸出。國標符號中的為相加后的進位輸出。國標符號中的P P、Q Q為操作數(shù)限定符，為操作數(shù)限定符，為和輸出限定符。為和輸出限定符。7483

8、7483和和7428374283的功能可的功能可以用下面的以用下面的算術表達式算術表達式來描述來描述C4S3S2S1S0 = A3A2A1A0+B3B2B1B0+C0 (2). MSI 42). MSI 4位二進制數(shù)并行加法器位二進制數(shù)并行加法器11 圖圖3-3 43-3 4位二進制加法器位二進制加法器7483/742837483/74283的符號的符號 (a) (a) 國標符號；國標符號； (b) (b) 慣用符號慣用符號7483 / 74283C4C0A3A2A1A0B3B2B1B0S3S2S1S0(b)03PA0A303QB0B3CIC003S0S3COC4(a)12（3 3）. . 加

9、法器的擴展與應用加法器的擴展與應用加法器的擴展加法器的擴展【例【例3- 13- 1】用】用74837483實現(xiàn)兩個實現(xiàn)兩個7 7位二進制數(shù)的加法運算。位二進制數(shù)的加法運算。 解：解： 注意，低位模塊的注意，低位模塊的C C0 0要接要接0 0，高位模塊的多余輸入端，高位模塊的多余輸入端A A3 3、B B3 3也也要接要接0 0。 13圖圖3-4 73-4 7位二進制數(shù)加法器位二進制數(shù)加法器7483-HC4C0A3A2A1A0B3B2B1B0S3S2S1S07483-LC4C0A3A2A1A0B3B2B1B0S3S2S1S00S7S6S5S4A3A2A1A0B3B2B1B00 A6A5A40

10、B6B5B4S3S2S1S0 可見，將適當數(shù)量的可見，將適當數(shù)量的MSIMSI加法器模塊級聯(lián)，加法器模塊級聯(lián)， 即可實現(xiàn)任即可實現(xiàn)任何兩個相同位數(shù)的二進制數(shù)的加法運算。何兩個相同位數(shù)的二進制數(shù)的加法運算。 14 加法器的應用加法器的應用 【例【例3 - 23 - 2】用】用74837483構成構成1 1位位8421BCD8421BCD碼加法器。碼加法器。 解：解：74837483是是4 4位二進制數(shù)加法器，也就是位二進制數(shù)加法器，也就是1 1位十六進制數(shù)加法，位十六進制數(shù)加法，其進位規(guī)則為逢其進位規(guī)則為逢1616進進1 1。不管輸入什么進制的數(shù)給。不管輸入什么進制的數(shù)給74837483，748

11、37483都都會將其視為二進制數(shù)來進行加法運算，而且運算結果也是二進制會將其視為二進制數(shù)來進行加法運算，而且運算結果也是二進制數(shù)表示的和。數(shù)表示的和。 而十進制數(shù)加法的進位規(guī)則為逢而十進制數(shù)加法的進位規(guī)則為逢1010進進1 1，因此用，因此用74837483實現(xiàn)實現(xiàn)BCDBCD加法時，必須解決進位規(guī)則不同帶來的問題。只有加法時，必須解決進位規(guī)則不同帶來的問題。只有對運算結果進行調整，才可得到對運算結果進行調整，才可得到BCDBCD碼。碼。 由于兩個由于兩個1 1位十進制數(shù)位十進制數(shù)相加時，相加時， 被加數(shù)被加數(shù)A A和加數(shù)和加數(shù)B B的取值范圍是的取值范圍是0 09 9，其和的最大值是，其和的

12、最大值是9+9=189+9=18，因此把，因此把0 0 1818的十進制、二進制和的十進制、二進制和BCDBCD碼表示的值列于碼表示的值列于下表中，以便尋找二進制碼轉換為下表中，以便尋找二進制碼轉換為BCDBCD碼的規(guī)律。碼的規(guī)律。 15十進制數(shù)十進制數(shù)0 01818的幾種代碼表示的幾種代碼表示F00011116 經(jīng)比較發(fā)現(xiàn)，當十進制數(shù)經(jīng)比較發(fā)現(xiàn)，當十進制數(shù)99，即二進制數(shù)，即二進制數(shù)(01001)(01001)2 2時，二時，二進制碼與進制碼與BCDBCD碼相同；當十進制數(shù)碼相同；當十進制數(shù)1010，即二進制數(shù)，即二進制數(shù)(01010)(01010)2 2時，時， BCDBCD碼比二進制碼大

13、碼比二進制碼大6 6， 這正是十六進制加法和十進制加法進位規(guī)這正是十六進制加法和十進制加法進位規(guī)則相差的部分，因此，只要在二進制碼上加則相差的部分，因此，只要在二進制碼上加(0110)(0110)2 2就可以把二進就可以把二進制碼轉換為制碼轉換為8421BCD8421BCD碼，碼， 同時產生進位輸出同時產生進位輸出DC=1DC=1。 這種轉換可以這種轉換可以由一個校正電路來完成。從真值表可以看出，當由一個校正電路來完成。從真值表可以看出，當C C4 4=1=1時，或當時，或當S S3 3=1=1且且S S2 2和和S S1 1中至少有一個為中至少有一個為1 1時，進位輸出時，進位輸出DCDC為

14、為1 1，所以，所以， 進位進位輸出表達式為輸出表達式為DC = C4+S3(S2+S1)= C4 + S3S2 + S3S1當當DC=1DC=1時，把時，把(0110)(0110)2 2加到二進制加法器輸出端即可。加到二進制加法器輸出端即可。17 圖圖3-5 13-5 1位位8421BCD8421BCD碼加法器電路碼加法器電路7483 -2C4C0A3A2A1A0B3B2B1B0S3S2S1S000D8D4D2D1DC十 位 輸 出個 位 輸 出&7483 -1C4C0A3A2A1A0B3B2B1B0S3S2S1S001校 正 電 路A8A4A2A1B8B4B2B118 （1 1）設

15、計思想）設計思想( (算法）算法） ：逐位比較逐位比較 逐位比較：只要兩數(shù)最高位不等，逐位比較：只要兩數(shù)最高位不等， 就可以確定兩就可以確定兩數(shù)大小，數(shù)大小， 以下各位（包括級聯(lián)輸入）可以為任意值；以下各位（包括級聯(lián)輸入）可以為任意值；高位相等，需要比較低位的情況，直至比較最低位。高位相等，需要比較低位的情況，直至比較最低位。3.1.2比較器比較器 如：比較兩個如：比較兩個3 3位二進制數(shù)位二進制數(shù)X X、Y Y，當，當X XY Y時，給出時，給出提示。提示。 19 設設X2X2、X1X1、X0 X0 、 Y2Y2、Y1Y1、Y0 Y0 為自變量，為自變量，F(xiàn) F為指為指示信號，當示信號，當X

16、 XY Y時，時，F(xiàn)=1.F=1. 其邏輯表達式為：其邏輯表達式為： F=XF=X2 2Y Y2 2+(X+(X2 2YY2 2)X)X1 1Y Y1 1+ (X+ (X2 2YY2 2)(X)(X1 1YY1 1)X)X0 0Y Y0 020（2 2）. MSI 4. MSI 4位二進制數(shù)并行比較器位二進制數(shù)并行比較器 圖圖3-63-6 4 4位二進制數(shù)并行比較器位二進制數(shù)并行比較器74857485的邏輯符號的邏輯符號(a) (a) 國標符號；國標符號； (b) (b) 慣用符號慣用符號COMP03PA0A303QB0B3(a)A1A2B1B2abababPQPQPQABABAB7485(b

17、)abababABABABB0B3B1B2A0A3A1A2比較輸出輸入A級聯(lián)輸入輸入B21 4 4位二進制數(shù)并行比較器位二進制數(shù)并行比較器74857485真值表真值表22 若若A A、 B B兩數(shù)的各位均相等，兩數(shù)的各位均相等， 輸出狀態(tài)則取決于級聯(lián)輸出狀態(tài)則取決于級聯(lián)輸入端的狀態(tài)。輸入端的狀態(tài)。可以看出，級聯(lián)輸入的信號是擴展低位的可以看出，級聯(lián)輸入的信號是擴展低位的比較結果。比較結果。因此，當沒有更低位參與比較（即因此，當沒有更低位參與比較（即單個芯片使單個芯片使用用）時，芯片的級聯(lián)輸入端）時，芯片的級聯(lián)輸入端(a(ab)(ab)(ab)(ab)(ab)b)應該接應該接010(010(表示更

18、低位相等），表示更低位相等），以便在以便在A A、 B B兩數(shù)相等時，兩數(shù)相等時， 產生產生A AB B的比較結果輸出。的比較結果輸出。 這一點在使用時必須注意。這一點在使用時必須注意。 23(3). (3). 比較器的擴展與應用比較器的擴展與應用比較器的擴展比較器的擴展 利用利用74857485的級聯(lián)輸入，的級聯(lián)輸入， 可以方便地實現(xiàn)比較器規(guī)模的擴展可以方便地實現(xiàn)比較器規(guī)模的擴展。 【例【例3 - 33 - 3】用】用74857485構成構成7 7位二進制數(shù)并行比較器。位二進制數(shù)并行比較器。 解：用解：用74857485構成的構成的7 7位二進制數(shù)并行比較器如圖位二進制數(shù)并行比較器如圖3 -

19、 73 - 7所示。所示。注意低位模塊的級聯(lián)輸入接注意低位模塊的級聯(lián)輸入接“010”010”。此外，與加法器高位多余。此外，與加法器高位多余輸入端的處理方法不同，比較器高位多余輸入端只要連接相同輸入端的處理方法不同，比較器高位多余輸入端只要連接相同即可，即可， 本電路中仍然接本電路中仍然接0 0。 24 圖圖3-7 73-7 7位二進制比較器位二進制比較器7485-2abababABABABB0B3B1B2A0A3A1A2ABABAB7485-1abababABABABB0B3B1B2A0A3A1A2B0B3B1B2A0A3A1A20100A6A5A40B6B5B425 比較器的應用比較器的應

20、用利用比較器的利用比較器的“比較比較”功能，可以實現(xiàn)一些特殊的數(shù)字電路。功能，可以實現(xiàn)一些特殊的數(shù)字電路。 【例【例3 - 43 - 4】用】用74857485構成構成4 4位二進制數(shù)的判別電路，當輸入二進位二進制數(shù)的判別電路，當輸入二進制數(shù)制數(shù)B B3 3B B2 2B B1 1B B0 0(1010)(1010)2 2時，判別電路輸出時，判別電路輸出 F F為為1 1，否則輸出，否則輸出F F為為0 0。 26解：將輸入二進制數(shù)解：將輸入二進制數(shù)B3B2B1B0B3B2B1B0與與(1001)(1001)2 2進行比較，即將進行比較，即將 74857485的的A A輸入端接輸入端接B3B2

21、B1B0B3B2B1B0，B B輸入端接輸入端接(1001)(1001)2 2，則當輸入，則當輸入二進制數(shù)二進制數(shù)B3B2B1B0(1010)B3B2B1B0(1010)2 2 時，比較器時，比較器A AB B端輸出為端輸出為1 1。因此，可用因此，可用A AB B端作為判別電路的輸出端作為判別電路的輸出F F，電路連接如圖所，電路連接如圖所示。示。27 圖圖3-83-8 例例3-43-4的的判別電路判別電路 7485a ba ba bA BA BA BB0B3B1B2A0A3A1A21100B0B3B1B2010F28 事實上，前一小節(jié)介紹的事實上，前一小節(jié)介紹的8421BCD8421BCD

22、碼加法器中的校正電路，碼加法器中的校正電路， 也可以用也可以用74857485來實現(xiàn)。因為將來實現(xiàn)。因為將D DC C展開為展開為C C4 4、S S3 3、S S2 2、S S1 1的標準式，的標準式，可得：可得： D DC C(C(C4 4,S,S3 3,S,S2 2,S,S1 1) = C) = C4 4+ S+ S3 3S S2 2+ S+ S3 3S S1 1 = m(5 = m(515) 15) 即用即用C C4 4S S3 3S S2 2S S1 1和和(0100)(0100)2 2進行比較，用進行比較，用A AB B端作端作D DC C的輸出。的輸出。當當C C4 4S S3

23、3S S2 2S S1 1(0101)(0101)2 2時，時，D DC C輸出為輸出為1 1。29（1 1）. .二進制普通編碼器二進制普通編碼器 用用n n位二進制代碼對位二進制代碼對2 2n n個相互排斥的信號進行個相互排斥的信號進行編碼的電路編碼的電路, ,稱為二進制普通編碼器。稱為二進制普通編碼器。 【例【例3-5】. .設計設計3 3位二進制普通編碼器位二進制普通編碼器3.1.3 3.1.3 編碼器編碼器 3 3位二進制普通編碼器的功能是對位二進制普通編碼器的功能是對8 8個個相互排斥相互排斥的輸?shù)妮斎胄盘栠M行編碼入信號進行編碼, ,它有它有8 8個輸入、個輸入、3 3個輸出個輸出

24、, ,因此也稱為因此也稱為8 8線線-3-3線二進制普通編碼器。線二進制普通編碼器。30 設設I I0 0-I-I7 7為待編碼信息，高電平有效；為待編碼信息，高電平有效；Y Y2 2Y Y1 1Y Y0 0為編碼輸出，則有為編碼輸出，則有框圖如下?？驁D如下。 三位二進制普通編碼器I0I1I2I3I4I5I6I7Y0Y1Y2圖圖3-9 三位二進制普通編碼器的框圖三位二進制普通編碼器的框圖 31 3位二進制普通編碼器的真值表位二進制普通編碼器的真值表 輸出表達式輸出表達式: : Y Y2 2=I=I4 4+I+I5 5+I+I6 6+I+I7 7 Y Y1 1=I=I2 2+I+I3 3+I+I

25、6 6+I+I7 7 Y Y0 0=I=I1 1+I+I3 3+I+I5 5+I+I7 7 32 圖圖3-10 33-10 3位二進制普通編碼器的邏輯圖位二進制普通編碼器的邏輯圖 33 圖圖3-113-11 3 3位二進制普通編碼器的邏輯圖位二進制普通編碼器的邏輯圖 &1I7Y21I61I51I41I31I21I1 &Y1 &Y0I0用與非門實現(xiàn)且無反變量輸入用與非門實現(xiàn)且無反變量輸入34【例【例3-6】. 用與非門設計用與非門設計8421BCD8421BCD編碼器編碼器圖圖3-113-11 BCDBCD編碼器框圖編碼器框圖8421BCD編碼器I9I8I7I6I5I4I

26、3I2I1I0Y8Y4Y2Y135 8421BCD8421BCD編碼器真值表編碼器真值表自然數(shù) N二進制代碼二進制代碼 Y Y8 8 Y Y4 4 Y Y2 2 Y Y1 101234567890 0 0 00 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 136 8421BCD8421BCD編碼器真值表編碼器真值表37 編碼器輸出編碼器輸出Y Y8 8Y Y4 4Y Y2 2Y Y1 1的邏輯表達式為的邏輯表達式為9753217632276544988IIIIIYIIIIYIIIIYIIY 可見，用可見，

27、用4 4個或門就可實現(xiàn)個或門就可實現(xiàn)8421BCD8421BCD編碼器。由于表達式與編碼器。由于表達式與“0”0”輸入輸入I I0 0無關，所以無關，所以8421BCD8421BCD編碼器可以省去編碼器可以省去I I0 0輸入線。當所輸入線。當所有輸入均無效有輸入均無效( (為為0)0)時，就表示輸入為十進制數(shù)時，就表示輸入為十進制數(shù)0 0， 編碼器輸出編碼器輸出為為00000000。38 圖圖3-12 8421BCD3-12 8421BCD普通編碼器的邏輯圖普通編碼器的邏輯圖39 （2 2）. .二進制優(yōu)先編碼器二進制優(yōu)先編碼器 用用n n位二進制代碼對位二進制代碼對2 2n n個允許同時出

28、現(xiàn)個允許同時出現(xiàn)的信號進行的信號進行編碼編碼, ,這些信號具有不同的優(yōu)先級這些信號具有不同的優(yōu)先級, ,多于一個信號同時出多于一個信號同時出現(xiàn)時現(xiàn)時, ,只對其中優(yōu)先級最高的信號進行編碼只對其中優(yōu)先級最高的信號進行編碼, ,這樣的編碼這樣的編碼器稱為二進制優(yōu)先編碼器。器稱為二進制優(yōu)先編碼器。40例例3-7 3-7 設計設計8 8線線-3-3線二進制優(yōu)先編碼器線二進制優(yōu)先編碼器 解：解： 設設I I7 7的優(yōu)先級最高的優(yōu)先級最高,I,I6 6次之次之,I,I0 0的優(yōu)先級最低；輸?shù)膬?yōu)先級最低；輸入信號高電平有效，輸出原碼。入信號高電平有效，輸出原碼。 三位二進制優(yōu)先編碼器I0I1I2I3I4I5

29、I6I7Y0Y1Y2圖圖3-13 3位二進制優(yōu)先編碼器的框圖位二進制優(yōu)先編碼器的框圖41 三位二進制優(yōu)先編碼器的真值表三位二進制優(yōu)先編碼器的真值表真值表中的真值表中的“”表示該輸入信號取值無論是表示該輸入信號取值無論是0 0還是還是1 1都無所謂都無所謂, ,不影響電路的輸出。不影響電路的輸出。42 由真值表可以寫出如下邏輯表達式由真值表可以寫出如下邏輯表達式: :7657672456776543765471236776543276547601357Y =I I I I +I I I +I I +IY =I I I I I I +I I I I I +I I +IY =I I I I I I

30、I +I I I I I +I I I +I43 利用公式利用公式 對表達式進行對表達式進行化簡化簡, ,可以得到可以得到: :A+AB=A+B45672456754545454671236723642646642646730135715YIIIII I I IY =I I I +I I I +I +I =I I I I I I I I YI I I II I II III I I I I I I I I I下圖是用與非門實現(xiàn)的邏輯圖下圖是用與非門實現(xiàn)的邏輯圖。44 圖圖3-14 33-14 3位二進制優(yōu)先編碼器的邏輯圖位二進制優(yōu)先編碼器的邏輯圖 &Y21I71I61I5 &

31、&Y1 &1I4 & &Y0 &I31I2 &I1I045 （3 3）. MSI 8. MSI 8線線-3-3線優(yōu)先編碼器線優(yōu)先編碼器 7414774147和和7414874148就是兩種典型的就是兩種典型的MSIMSI優(yōu)先編碼器優(yōu)先編碼器， 其中其中7414774147是是8421BCD8421BCD優(yōu)先編碼器，優(yōu)先編碼器，7414874148是是8 8線線-3-3線二進制優(yōu)先編碼線二進制優(yōu)先編碼器。器。 此處僅介紹此處僅介紹7414874148，其邏輯符號和真值表分別如下圖和下，其邏輯符號和真值表分別如下圖和下表所示。國標符號中的表所示。國標

32、符號中的“HPRI/BIN”HPRI/BIN”是二進制優(yōu)先編碼器的限是二進制優(yōu)先編碼器的限定符，定符， H H表示高者優(yōu)先；表示高者優(yōu)先；Z Z和和V V分別表示分別表示“互連關聯(lián)互連關聯(lián)”和和“或關或關聯(lián)聯(lián)”。46 圖圖3-153-15 優(yōu)先編碼器優(yōu)先編碼器7414874148的邏輯符號的邏輯符號(a) (a) 國標符號；國標符號； (b) (b) 慣用符號慣用符號74148YS(b)7I6I5I4I3I2I1IST2Y1Y0YEXYHPRI / BIN 10/Z10 1/Z11 2/Z12 3/Z13 4/Z14 5/Z15 6/Z16 7/Z17 V18 EN0I7I6I5I4I3I2I

33、1I0IST1011121314151617YS2Y1Y0YEXY18124(a)功能端：功能端： ST: ST: 使能輸入（低有效）使能輸入（低有效） Y YS S: : 選通輸出選通輸出( (對低位芯片進行選通）對低位芯片進行選通） Y YEXEX: : 擴展端（可作為擴展代碼輸出最高位）擴展端（可作為擴展代碼輸出最高位）47 優(yōu)先編碼器優(yōu)先編碼器7414874148的真值表的真值表48（4 4）. . 編碼器的擴展編碼器的擴展 圖圖3-16(a)3-16(a) 1616線線-4-4線優(yōu)先編碼器線優(yōu)先編碼器74148-2YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I8A9A10

34、A11A12A13A14A15A74148-1YS7I6I5I4I3I2I1IST2Y1Y0YEXY0I0A1A2A3A4A5A6A7A0ZS&EXZ0Z1Z2Z3Z49（4 4）. . 編碼器的擴展編碼器的擴展 圖圖3-16(b)3-16(b) 3232線線-5-5線優(yōu)先編碼器線優(yōu)先編碼器50問題：問題：1 1、Z ZEXEX的作用；的作用； 2 2、Z ZEXEX是最高位還是次高位？是最高位還是次高位？ 3 3、如果擴展為、如果擴展為1212線線-5-5線編碼器應如何連接？線編碼器應如何連接？513.1.4 3.1.4 譯碼器譯碼器 譯碼是編碼的逆過程，其作用正好與編碼相反。它是將

35、輸譯碼是編碼的逆過程，其作用正好與編碼相反。它是將輸入代碼轉換成特定的輸出信號，恢復代碼的入代碼轉換成特定的輸出信號，恢復代碼的“本意本意”。在數(shù)字。在數(shù)字電路中，能夠實現(xiàn)譯碼功能的邏輯部件稱為譯碼器電路中，能夠實現(xiàn)譯碼功能的邏輯部件稱為譯碼器(Decoder)(Decoder)。如果譯碼器有如果譯碼器有n n位譯碼輸入和位譯碼輸入和m m個譯碼輸出信號，且個譯碼輸出信號，且m=2m=2n n，則該，則該譯碼器稱為全譯碼器，否則就稱為部分譯碼器。譯碼器稱為全譯碼器，否則就稱為部分譯碼器。 譯碼器有變量譯碼器和顯示譯碼器之分。譯碼器有變量譯碼器和顯示譯碼器之分。用于變量譯碼的用于變量譯碼的譯碼器

36、稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼譯碼器稱為變量譯碼器，用于顯示譯碼的譯碼器稱為顯示譯碼器。器。 52（1）.變量譯碼器工作原理變量譯碼器工作原理 二進制譯碼器有二進制譯碼器有n n個輸入端個輸入端( (即即n n位二進制碼位二進制碼) )，2 2n n個輸出線。個輸出線。 常見的常見的MSIMSI譯碼器有譯碼器有2424譯碼器、譯碼器、3838譯碼器和譯碼器和416416譯碼器。譯碼器。 【例【例3-83-8】設計】設計2-42-4譯碼器，要求原碼輸入，原變量輸出（譯碼器，要求原碼輸入，原變量輸出（即即譯碼輸出高電平有效譯碼輸出高電平有效）。）。 解：（略）解：（略）該電路可視

37、為一個最小項發(fā)生器該電路可視為一個最小項發(fā)生器。 若設計為反變量輸出，其真值表、邏輯圖及符號如下。若設計為反變量輸出，其真值表、邏輯圖及符號如下。 53 2424譯碼器功能表譯碼器功能表 54當當E E=0=0時，時，2424譯碼器的輸出函數(shù)分別為：譯碼器的輸出函數(shù)分別為： ,013012011010AAYAAYAAYAAY可見，譯碼器的每一個輸出函數(shù)對應輸入變量的一組取值，可見，譯碼器的每一個輸出函數(shù)對應輸入變量的一組取值， 當使能端有效當使能端有效( (E E=0)=0)時，它正好是輸入變量最小項的非，時，它正好是輸入變量最小項的非，既是一個最大項。既是一個最大項。 因此這種譯碼器是一個最

38、大項發(fā)生器。因此這種譯碼器是一個最大項發(fā)生器。 55&11111Y0Y3Y2Y1A1A0E(a)(b)24譯碼器A1EA0Y0Y3Y2Y1圖圖3-16 243-16 24譯碼器的邏輯電路、邏輯符號譯碼器的邏輯電路、邏輯符號56 （2)2)典型典型MSIMSI變量譯碼器變量譯碼器 3 3線線-8-8線譯碼器線譯碼器7413874138圖圖3-17 741383-17 74138譯碼器的邏輯符號譯碼器的邏輯符號57 3 3線線88線譯碼器線譯碼器7413874138真值表真值表58 從真值表可見，從真值表可見，7413874138譯碼器的譯碼輸出是低電平有效，譯碼器的譯碼輸出是低電平有效，

39、S SA A、 是它的使能控制輸入，只有當是它的使能控制輸入，只有當 時，譯碼器才能工作，此時，每一個譯碼輸出信號時，譯碼器才能工作，此時，每一個譯碼輸出信號 為譯碼輸為譯碼輸入變量入變量A A2 2、 A A1 1、A A0 0的一個最大項的一個最大項M Mi i（或最小項（或最小項m mi i 的的“非非”，因，因為為: ): ) CBSS 和100CBASSSiYiimM 60126401242012200120MAAAYMAAAYMAAAYMAAAY70127501253012310121MAAAYMAAAYMAAAYMAAAY594 4線線-16-16線譯碼器線譯碼器74154741

40、54 圖圖3-183-18 4 4線線-16-16線譯碼器線譯碼器7415474154邏輯符號邏輯符號(a) (a) 國標符號；國標符號； (b) (b) 慣用符號慣用符號BIN / DEC012345671240Y1Y2Y3Y4Y5Y6Y7YA0A1A2&EN(a)891011121314158Y9Y10Y11Y12Y13Y14Y15Y8A31G2G741540Y1Y2Y3Y4Y5Y6Y7Y(b)8Y9Y10Y11Y12Y13Y14Y15Y1G2GA0A1A2A360 4 4線線-16-16線譯碼器線譯碼器7415474154真值表真值表61續(xù)表續(xù)表62 （3 3）. . 譯碼器的擴

41、展與應用譯碼器的擴展與應用譯碼器的擴展譯碼器的擴展 利用譯碼器的使能端，可以對譯碼器的規(guī)模進行擴展。利用譯碼器的使能端，可以對譯碼器的規(guī)模進行擴展。 例例如如3 3線線-8-8線譯碼器線譯碼器7413874138有有3 3個使能輸入端，其中個使能輸入端，其中S SA A是高電平使能，是高電平使能， 是低電平使能。合理使用這些使能輸入端，是低電平使能。合理使用這些使能輸入端， 不附加任何電路即不附加任何電路即可擴展其譯碼功能，可擴展其譯碼功能， 構成構成4 4線線-16-16線譯碼器、線譯碼器、 5 5線線-32-32線譯碼器、線譯碼器、 6 6線線-64-64線譯碼器，線譯碼器， 甚至于更多線

42、的譯碼器。甚至于更多線的譯碼器。CBSS 和如：將如：將3 3線線-8-8線譯碼器線譯碼器7413874138擴展為擴展為4 4線線-16-16線譯碼器。線譯碼器。63 將兩片將兩片7413874138擴展成擴展成4 4線線-16-16線譯碼器的電路如圖所示。當線譯碼器的電路如圖所示。當輸入變量輸入變量A A3 3為為0 0時，片時，片1 1的的 端接低電平，在外部使能端為端接低電平，在外部使能端為0 0時允許譯碼，其輸出取決于輸入變量時允許譯碼，其輸出取決于輸入變量A A2 2、A A1 1、A A0 0；片；片2 2的的S SA A端為端為0 0，禁止譯碼，其輸出皆為禁止譯碼，其輸出皆為1

43、 1。當輸入變量。當輸入變量A A3 3為為1 1時，片時，片1 1的的 端為端為1 1，禁止譯碼，其輸出皆為，禁止譯碼，其輸出皆為1 1。片。片2 2的的S SA A端為端為1 1，在外部使能端為，在外部使能端為0 0時允許譯碼，其輸出狀態(tài)由輸入變量時允許譯碼，其輸出狀態(tài)由輸入變量A A2 2、A A1 1、A A0 0決定。由此可見，決定。由此可見，該電路實現(xiàn)了該電路實現(xiàn)了4 4線線-16-16線譯碼。線譯碼。 BSBS64 圖圖3-19 741383-19 74138擴展為擴展為4 4線線-16-16線譯碼器線譯碼器74138-20Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS8

44、Y9Y10Y11Y12Y13Y14Y15Y074138-10Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10Y1Y2Y3Y4Y5Y6Y7YA2A1A0A3使能65 MSI MSI變量譯碼器的應用變量譯碼器的應用 譯碼器可在計算機系統(tǒng)中用作地址譯碼器。譯碼器可在計算機系統(tǒng)中用作地址譯碼器。 計算機系統(tǒng)中的眾多器件計算機系統(tǒng)中的眾多器件( (例如寄存器、例如寄存器、 存儲器存儲器) )和外設和外設( (例例如鍵盤、如鍵盤、 顯示器、顯示器、 打印機等打印機等) )接口都通過統(tǒng)一的地址總線接口都通過統(tǒng)一的地址總線AB(Address Bus)AB(Address Bus)、 數(shù)據(jù)總線數(shù)據(jù)總

45、線DB(Data Bus)DB(Data Bus)、 控制總線控制總線CB(Control Bus)CB(Control Bus)與與CPUCPU相連，如圖所示。相連，如圖所示。66圖圖3-20 3-20 譯碼器在計算機系統(tǒng)中的應用譯碼器在計算機系統(tǒng)中的應用器 件 0CSDBOE WR器 件 kCSDBOE WR譯碼器0YkYCPUDBWRRDAB67 可用譯碼器實現(xiàn)數(shù)據(jù)分配可用譯碼器實現(xiàn)數(shù)據(jù)分配。 數(shù)據(jù)分配器數(shù)據(jù)分配器(Demultiplexer/Data Distributor)(Demultiplexer/Data Distributor)是是將一路輸將一路輸入數(shù)據(jù)分配給多路數(shù)據(jù)輸出中的

46、某一路輸出入數(shù)據(jù)分配給多路數(shù)據(jù)輸出中的某一路輸出的一種組合邏輯電路，的一種組合邏輯電路， 與時分復用通信中接收端電子開關的功能類似。與時分復用通信中接收端電子開關的功能類似。 國標符號中規(guī)國標符號中規(guī)定用定用DXDX作為數(shù)據(jù)分配器的限定符。作為數(shù)據(jù)分配器的限定符。 四路數(shù)據(jù)分配器的慣用符號和真值表如圖四路數(shù)據(jù)分配器的慣用符號和真值表如圖3 - 263 - 26所示，其中所示，其中D D為一路數(shù)據(jù)輸入，為一路數(shù)據(jù)輸入，D D3 3D D0 0為四路數(shù)據(jù)輸出，為四路數(shù)據(jù)輸出，A A1 1、A A0 0為地址選擇碼為地址選擇碼輸入。其輸出函數(shù)表達式為輸入。其輸出函數(shù)表達式為 DAADDAADDAAD

47、DAAD01301201101068圖圖3-21 3-21 數(shù)據(jù)分配器的慣用符號和真值表數(shù)據(jù)分配器的慣用符號和真值表 (a) (a) 慣用符號；慣用符號； (b) (b) 真值表真值表DXD0D1D2D3DA1A0(a)(b)A1 A0D0 D1 D2 D30 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 D69多路分配器D1D2Dm1DmA1A2AnD1D2Dm1Dm(a)(b)FF圖圖3-22 3-22 數(shù)據(jù)分配器方框圖和開關比擬圖數(shù)據(jù)分配器方框圖和開關比擬圖 70圖圖3-23 3-23 7413874138實現(xiàn)四路數(shù)據(jù)分配器實現(xiàn)四路數(shù)據(jù)分配器741380Y1Y

48、2Y3Y4Y5Y6Y7YA2A1A0SABSCS100DA1A0D0D1D2D30D1D2D3D71 7413874138實現(xiàn)四路數(shù)據(jù)分配器實現(xiàn)四路數(shù)據(jù)分配器72圖圖3-243-24 7413874138實現(xiàn)八路數(shù)據(jù)分配器實現(xiàn)八路數(shù)據(jù)分配器741380Y1Y2Y3Y4Y5Y6Y7YA2A1A0SABSCS10DA1A0D0D1D2D3A2D4D5D6D773例例3-9 3-9 試用試用7413874138譯碼器實現(xiàn)函數(shù)：譯碼器實現(xiàn)函數(shù)： )7 , 6 , 5 , 3 , 2 , 1 ()7 , 4 , 0(21mFmF解：因為當譯碼器的使能端有效時，每個輸出解：因為當譯碼器的使能端有效時，每個

49、輸出 ， 因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在因此只要將函數(shù)的輸入變量加至譯碼器的地址輸入端，并在輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。輸出端輔以少量的門電路，便可以實現(xiàn)邏輯函數(shù)。 本題本題F F1 1、F F2 2均為三變量函數(shù)，首先令函數(shù)的輸入變量均為三變量函數(shù)，首先令函數(shù)的輸入變量ABCABC= =A A2 2A A1 1A A0 0，然后將，然后將F F1 1、F F2 2變換為譯碼器輸出的形式：變換為譯碼器輸出的形式： iiiMmY 實現(xiàn)組合邏輯函數(shù)實現(xiàn)組合邏輯函數(shù)74 圖圖3-25 3-25 例例3-93-9邏輯圖邏輯圖 38譯碼器 E1 E2A E2BA1A

50、2A0Y0Y7Y6Y5Y4Y3Y2Y11ABC&F1F275例例3-10 3-10 用譯碼器設計兩個一位二進制數(shù)的全加器。用譯碼器設計兩個一位二進制數(shù)的全加器。解解 由由P50P50表表2 - 7(2 - 7(全加器真值表全加器真值表) )可得可得 _7_4_2_17421_mmmmmmmmABCCBACBACBAS_7_6_5_37653_1mmmmmmmmABCCBACBACBACi76 對兩個對兩個1 1位二進制數(shù)位二進制數(shù)A Ai i和和B Bi i連同低位來的進位連同低位來的進位C Ci i進行的加法運進行的加法運算稱為算稱為“全加全加”。實現(xiàn)全加運算功能的邏輯部件叫做全加器

51、。實現(xiàn)全加運算功能的邏輯部件叫做全加器（FullAdderFullAdder），簡稱），簡稱FAFA。在多位數(shù)加法運算時，除最低位外，。在多位數(shù)加法運算時，除最低位外，其它各位都需要考慮低位送來的進位。其它各位都需要考慮低位送來的進位。 全加器真值表：全加器真值表：77 圖圖3-26 3-26 用用 3-8 3-8 譯碼器組成全加器譯碼器組成全加器 78 用用4 4線線-16-16線譯碼器線譯碼器7415474154構成構成BCDBCD譯碼器譯碼器79圖圖3-27 741543-27 74154構成構成5421BCD5421BCD譯碼器譯碼器741540Y1Y2Y3Y4Y5Y6Y7Y8Y9Y1

52、0Y11Y12Y13Y14Y15Y1G2GA0A1A2A3A0A1A2A3000D1D2D3D5D6D7D8D9D4D80其它應用其它應用 譯碼器除了作譯碼器和實現(xiàn)數(shù)據(jù)分配器外，還可以有別的譯碼器除了作譯碼器和實現(xiàn)數(shù)據(jù)分配器外，還可以有別的一些應用。例如，與計數(shù)器結合使用，可以構成脈沖分配器；一些應用。例如，與計數(shù)器結合使用，可以構成脈沖分配器； 與三態(tài)門結合，可以構成數(shù)據(jù)選擇器等。與三態(tài)門結合，可以構成數(shù)據(jù)選擇器等。81（4 4）. . 顯示譯碼器顯示譯碼器 七段顯示數(shù)碼管的原理七段顯示數(shù)碼管的原理 發(fā)光二極管是一種半導體顯示器件，其基本結構是由磷化鎵、發(fā)光二極管是一種半導體顯示器件，其基本

53、結構是由磷化鎵、 砷化鎵或磷砷化鎵等材料構成的砷化鎵或磷砷化鎵等材料構成的PNPN結。當結。當PNPN結外加正向電壓時，結外加正向電壓時， P P區(qū)的多數(shù)載流子區(qū)的多數(shù)載流子空穴向空穴向N N區(qū)擴散，區(qū)擴散，N N區(qū)的多數(shù)載流子區(qū)的多數(shù)載流子電子電子向向P P區(qū)擴散，當電子和空穴復合時會釋放能量，區(qū)擴散，當電子和空穴復合時會釋放能量， 并發(fā)出一定波長并發(fā)出一定波長的光。的光。 將七個發(fā)光二極管按一定的方式連接在一起，就構成了七段將七個發(fā)光二極管按一定的方式連接在一起，就構成了七段顯示數(shù)碼管，顯示數(shù)碼管， 其形狀如圖其形狀如圖(a)(a)所示。顯示哪個字型，相應段的發(fā)所示。顯示哪個字型，相應段的

54、發(fā)光二極管就發(fā)光。光二極管就發(fā)光。 82 圖圖3-283-28 七段顯示數(shù)碼管結構七段顯示數(shù)碼管結構(a) (a) 七段顯示器；七段顯示器； (b) (b) 共陰極連接；共陰極連接； (c) (c) 共陽極連接共陽極連接abcdefgabcdefg(a)(b)abcdef(c)g83abcdefg暗0123456781091112131415 abcdefg圖圖3-29 LED3-29 LED數(shù)碼管數(shù)碼管 84七段顯示譯碼器七段顯示譯碼器74487448圖圖3-30 3-30 七段顯示譯碼器七段顯示譯碼器74487448邏輯符號邏輯符號(a) (a) 國標符號；國標符號； (b) (b) 慣用

55、符號慣用符號7448abcdefgA3A2A1A0LTRBIRBO/BI(b)BIN / 7SEGabcdefga20, a21b20, b21c20, c21d20, d21e20, e21f20, f21g20, g211248A0A1A2A3V20CT 0LTRBIRBO/BI1&G21(a)85 七段顯示譯碼器七段顯示譯碼器74487448真值表真值表86111RBILTBI/RBODCBAabcdefg&11111111111111&圖圖3-31 3-31 集成數(shù)字顯示譯碼器集成數(shù)字顯示譯碼器7448 7448 87圖圖3-32 3-32 具有滅零控制功能的八

56、位數(shù)碼顯示系統(tǒng)具有滅零控制功能的八位數(shù)碼顯示系統(tǒng)7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag7448RBIRBOag0110883.1.5 3.1.5 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 （1 1）. . 數(shù)據(jù)選擇器的邏輯功能數(shù)據(jù)選擇器的邏輯功能 數(shù)據(jù)選擇器數(shù)據(jù)選擇器(Multiplexer/Data Selector)(Multiplexer/Data Selector)是一種能是一種能從多從多路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出路輸入數(shù)據(jù)中選擇一路數(shù)據(jù)輸出的組合邏輯電路，與時分復用的組合邏

57、輯電路，與時分復用通信中發(fā)送端電子開關的功能類似。國標符號中規(guī)定用通信中發(fā)送端電子開關的功能類似。國標符號中規(guī)定用MUXMUX作為作為數(shù)據(jù)選擇器的限定符。目前常用的數(shù)據(jù)選擇器有二選一、數(shù)據(jù)選擇器的限定符。目前常用的數(shù)據(jù)選擇器有二選一、 四選四選一、一、 八選一和十六選一等多種類型。八選一和十六選一等多種類型。 89(b)D1D2數(shù)據(jù)選擇器D1D2DmA1A2An(a)FF圖圖3-33 3-33 數(shù)據(jù)選擇器框圖及開關比擬圖數(shù)據(jù)選擇器框圖及開關比擬圖( (a a) ) 數(shù)據(jù)選擇器邏輯符號；數(shù)據(jù)選擇器邏輯符號； ( (b b) ) 單刀多路開關比擬數(shù)據(jù)選擇器單刀多路開關比擬數(shù)據(jù)選擇器 90圖圖3-3

58、4 3-34 二選一符號及真值表二選一符號及真值表A0Y01D0D1MUXYD0D1A0(a)(b) 二選一的慣用邏輯符號及真值表如圖所示，其中二選一的慣用邏輯符號及真值表如圖所示，其中D D0 0、 D D1 1是兩路數(shù)據(jù)輸入，是兩路數(shù)據(jù)輸入，A A0 0為地址選擇碼輸入，為地址選擇碼輸入，Y Y為數(shù)據(jù)選擇器為數(shù)據(jù)選擇器的輸出。從真值表可見，當?shù)妮敵觥恼嬷当砜梢?，當A A0 0=0=0時，選擇時，選擇D D0 0輸出；當輸出；當A A0 0=1=1時，時，選擇選擇D D1 1輸出。它的輸出函數(shù)表達式為輸出。它的輸出函數(shù)表達式為: : 1000DADAY91 四選一的慣用邏輯符號及真值表如下

59、圖所示，其中，四選一的慣用邏輯符號及真值表如下圖所示，其中，D D0 0、 D D1 1、D D2 2、D D3 3是四路數(shù)據(jù)輸入，是四路數(shù)據(jù)輸入，A A1 1、A A0 0為地址選擇碼輸入，為地址選擇碼輸入，Y Y為數(shù)為數(shù)據(jù)選擇器的輸出。將地址選擇碼轉換為十進制數(shù)，就是要選擇據(jù)選擇器的輸出。將地址選擇碼轉換為十進制數(shù)，就是要選擇一路數(shù)據(jù)一路數(shù)據(jù)D D的序號下標。由此不難寫出四選一的輸出函數(shù)表達式的序號下標。由此不難寫出四選一的輸出函數(shù)表達式為：為：301201101001DAADAADAADAAY更大規(guī)模的數(shù)據(jù)選擇器的慣用符號、真值表及表達式可以類似得出。更大規(guī)模的數(shù)據(jù)選擇器的慣用符號、真值

60、表及表達式可以類似得出。92圖圖3-353-35 四選一符號及真值表四選一符號及真值表 (a) (a) 慣用符號；慣用符號； (b) (b) 真值表真值表A1 A0Y0 00 11 01 1D0D1D2D3MUXYD0D1A1(a)(b)D2D3A093（2 2）. MSI. MSI數(shù)據(jù)選擇器數(shù)據(jù)選擇器 雙四選一數(shù)據(jù)選擇器雙四選一數(shù)據(jù)選擇器7415374153 雙四選一數(shù)據(jù)選擇器雙四選一數(shù)據(jù)選擇器7415374153的慣用符號和真值表如下圖所的慣用符號和真值表如下圖所示示( (一片一片7415374153包含兩個四選一包含兩個四選一) )。從圖中可見，它和四選一的一。從圖中可見，它和四選一的一般符號相比，多了一個選通使能端般符號相比，多了一個選通使能端 。當。當 時，時，7415374153不工作，輸出不工作，輸出Y Y為為0 0；當