課程設計論文基于FPGA的數(shù)字頻率計的設計

1、目錄1 引言引言 .22 fpga 及及 verilog hdl.22.1 fpga 簡介.22.2 verilog hdl 概述.33 數(shù)字頻率計的設計原理數(shù)字頻率計的設計原理 .33.1 設計要求.33.2 頻率測量.33.2.1時間門限測量法.43.2.2標準頻率比較測量法.43.2.3 等精度測量法.43.3 方案提出及確定.43.4 系統(tǒng)設計與方案論證.53.4.1測頻控制信號發(fā)生器設計.63.4.2寄存器設計.63.4.3計數(shù)器的設計.63.5 小結(jié).74 數(shù)字頻率計的設計數(shù)字頻率計的設計 .74.1 功能模塊設計.74.1.1分頻器模塊.74.1.2測頻控制信號發(fā)生器模塊.74.

2、1.3 32位鎖存器模塊.84.1.4譯碼器模塊.84.1.5十進制計數(shù)器模塊.94.1.6用原理圖描述的模塊.94.2 頂層文件.114.3 小結(jié).135 軟件的測試軟件的測試 .135.1 測試的環(huán)境.135.2 調(diào)試和器件編程.136 硬件設計硬件設計 .1361 epf10k30ati144-3 fpga 芯片簡介.1362 epc2 配置芯片簡介.136.3 配置模式.146.4 下載方式.146.5 硬件電路原理圖設計.146.6 頻率測試.167 結(jié)論及展望結(jié)論及展望 .167.1 結(jié)論.167.2 展望.16致 謝.17參考文獻.18附 錄.19基于基于 fpgafpga 的數(shù)

3、字頻率計的設計的數(shù)字頻率計的設計摘要：摘要：在電子技術中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關系，因此頻率的測量就顯得更加重要。通過運用 verilog hdl 語言，實現(xiàn) 8 位數(shù)字頻率計，并利用 max+plusii 集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到 fpga 器件中，經(jīng)實際電路測試，該系統(tǒng)性能可靠。關鍵詞：關鍵詞：硬件描述語言 現(xiàn)場可編程門陣列 fpga 頻率計 頻率測量 1 引言引言在電子技術中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關系，因此，頻率的測量就顯得更為重要。測量頻率的方法有多種,其中

4、電子計數(shù)器測量頻率具有精度高、使用方便、測量迅速，以及便于實現(xiàn)測量過程自動化等優(yōu)點，是頻率測量的重要手段之一。數(shù)字式頻率計的測量原理有兩類：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法即測周期法，如周期測頻法。直接測頻法適用于高頻信號的頻率測量，通常采用計數(shù)器、數(shù)據(jù)鎖存器及控制電路實現(xiàn)，并通過改變計數(shù)器閥門的時間長短在達到不同的測量精度；間接測頻法適用于低頻信號的頻率測量，本設計中使用的就是直接測頻法，即用計數(shù)器在計算 1s 內(nèi)輸入信號周期的個數(shù)。數(shù)字頻率計是數(shù)字電路中的一個典型應用，實際的硬件設計用到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差、

5、可靠性差。隨著現(xiàn)場可編程門陣列 fpga 的廣泛應用，以eda 工具作為開發(fā)手段，運用 verilog hdl 等硬件描述語言語言，將使整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。 采用 fpga 現(xiàn)場可編程門陣列為控制核心，通過硬件描述語言 verilog hdl 編程，在 max+plusii仿真平臺上編譯、仿真、調(diào)試 ，并下載到 fpga 芯片上，通過嚴格的測試后，能夠較準確地測量方波、正弦波、三角波、矩齒波等各種常用的信號的頻率，而且還能對其他多種物理量進行測量。2 fpga 及及 verilog hdl本章首先對設計所采用的可編程邏輯器件 fpga 及 verilog hdl 進

6、行了簡單的介紹，對設計有些基本的了解。2.1 fpga 簡介fpga 是 20 世紀 80 年代中期出現(xiàn)的高密度可編程邏輯器件，它一般由布線資源分隔的可編程邏輯單元構成陣列，又由可編程 i/o 單元圍繞陣列構成整個芯片，排列陣列的餓邏輯單元由布線通道中的可編程內(nèi)連線連接起來實現(xiàn)一定的邏輯功能。一個 fpga 包含豐富的具有快速系統(tǒng)速度的邏輯門、寄存器和 i/o 組成。fpga/cpld 芯片都是特殊的 asic 芯片，除了具有 asic 的特點外還有一下幾個優(yōu)點：隨著超大規(guī)模集成電路 vlsi 工藝的不斷提高，單一芯片內(nèi)部可以容納上百萬個晶體管；fpga/cpld 芯片出廠前 100%都做過測

7、試，不需要設計人員承擔風險和費用；用戶可以反復地編程、擦除、使用或者在外圍電路不動的的情況下，用不同軟件就可實現(xiàn)不同的功能，用 fpga/cpld 試制樣片，能以最快的速度占領市場。fpga/cpld 軟件包中有各種輸入工具、仿真工具、版圖設計及編程器等全線產(chǎn)品，使電路設計人員在較短的時間內(nèi)就可以完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。fpga 采用了邏輯單元陣列 lca（logic cell array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block） 、輸出輸入模塊 iob（input output block）和內(nèi)部連線（in

8、terconnect）三個部分。fpga 的基本特點主要有：1）采用 fpga 設計 asic 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）fpga 可做其它全定制或半定制 asic 電路的中試樣片。3）fpga 內(nèi)部有豐富的觸發(fā)器和 io 引腳。4）fpga 是 asic 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。5）fpga 采用高速 chmos 工藝，功耗低，可以與 cmos、ttl 電平兼容?？梢哉f，fpga 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前 fpga 的品種很多，有 xilinx 的 xc 系列、ti 公司的 tpc 系列、altera 公

9、司的 flex 系列等。fpga 是由存放在片內(nèi) ram 中的程序來設置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 ram 進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，fpga 芯片將 eprom 中數(shù)據(jù)讀入片內(nèi)編程ram 中，配置完成后，fpga 進入工作狀態(tài)。掉電后，fpga 恢復成白片，內(nèi)部邏輯關系消失，因此，fpga 能夠反復使用。fpga 的編程無須專用的 fpga 編程器，只須用通用的 eprom、prom 編程器即可。當需要修改 fpga 功能時，只需換一片 eprom 即可。這樣，同一片 fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga 的使用

10、非常靈活。2.2 verilog hdl 概述verilog hdl 是硬件描述語言的一種，用于數(shù)字電子邏輯系統(tǒng)設計。它允許設計者用它來進行各種級別的邏輯設計，可以用它進行數(shù)字邏輯系統(tǒng)的仿真驗證、時序分析、邏輯綜合。verilog hdl 硬件描述語言用于算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模，它具有以下描述能力：設計的行為描述、設計的數(shù)據(jù)流特性、設計的結(jié)構組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制，而且定義了語法，對每個語法結(jié)構都定義了清晰的模擬、仿真語義。通過以上的介紹，可以看出課題中所用的編程語言、采用的可編程邏輯器件對課題有了基本的了解，下面將對設計的具體方案

11、進行探討。3 數(shù)字頻率計的設計原理數(shù)字頻率計的設計原理 本章首先介紹了數(shù)字頻率計設計的要求和頻率測量的工作原理，最后對系統(tǒng)的設計方案進行探討，綜合起來形成數(shù)字頻率計的設計思路以及原理框圖。3.1 設計要求（1）控制功能：能測量輸入信號的頻率，頻率范圍 1hz8mhz，波形可以是正弦波，三角波，方波和其他任何有固定頻率的信號，信號的幅值 0.55v。（2）在 eda 軟件平臺上建立計數(shù)器電路的頂層電路文件并完成編譯和仿真。（3）根據(jù)實驗裝置上的 fpga 芯片選擇相應的芯片，然后將這些文件下載到實驗裝置上運行，操作功能開關,驗證設計功能。3.2 頻率測量 數(shù)字頻率計是用于測量信號頻率的電路。測量

12、信號的頻率參數(shù)是最常用的測量方法之一。實現(xiàn)頻率測量的方法比較多， 在此我們主要介紹三種常用的方法： 時間門限測量法、標準頻率比較測量法、等精度測量法。3.2.1 時間門限測量法 在一定的時間門限 t 內(nèi)，如果測得輸入信號的脈沖數(shù)為 n， 設待測信號的頻率為 fx，則該信號的頻率為改變時間 t，則可改變測量頻率范圍。例如，當 t=1s, 則 fx=n(hz)；t=1ms，則 fx=n(khz)。3.2.2 標準頻率比較測量法用兩組計數(shù)器在相同的時間門限內(nèi)同時計數(shù)，測得待測信號的脈沖個數(shù)為 n1、已知的標準頻率信號的脈沖個數(shù)為 n2，設待測信號的頻率為 fx, 已知的標準頻率信號的頻率為 f0；由

13、于測量時間相同，則可得到如下等式： tnfx021fnfnx從上式可以得出待測頻率的公式為標準頻率比較測量法對測量時產(chǎn)生的時間門限的精度要求不高，對標準頻率信號的頻率準確度和頻率的穩(wěn)定度要求較高，標準信號的頻率越高，測量的精度就比較高。該方法的測量時間誤差與時間門限測量法的相同，可能的最大誤差為正負一個待測信號周期，即 t=1/fx。3.2.3 等精度測量法等精度測量法的機理是在標準頻率比較測量法的基礎上改變計數(shù)器的計數(shù)開始和結(jié)束與閘門門限的上升沿和下降沿的嚴格關系。當閘門門限的上升沿到來時，如果待測量信號的上升沿未到時兩組計數(shù)器也不計數(shù)，只有在待測量信號的上升沿到來時，兩組計數(shù)器才開始計數(shù)；

14、當閘門門限的下降沿到來時，如果待測量信號的一個周期未結(jié)束時兩組計數(shù)器也不停止計數(shù)，只有在待測量信號的一個周期結(jié)束時兩組計數(shù)器才停止計數(shù)。這樣就克服了待測量信號的脈沖周期不完整的問題，其誤差只由標準頻率信號產(chǎn)生， 與待測量信號的頻率無關。最大誤差為正負一個標準頻率周期，即 t=1/f0。3.3 方案提出及確定方案一: 采用小規(guī)模數(shù)字集成電路制作被測信號經(jīng)過放大整形變換為脈沖信號后加到主控門的輸入端，時基信號經(jīng)控制電路產(chǎn)生閘門信號送至主控門，只有在閘門信號采樣期間內(nèi)輸入信號才通過主控門，若時基信號周期為 t，進入計數(shù)器的輸入脈沖數(shù)為 n，則被信號的測頻率其頻率 f=n/t，其原理方框圖如圖 3-1

15、 所示被測信號 圖 3-1 方案一測頻原理圖方案二：采用單片機進行測頻控制單片機技術比較成熟，功能也比較強大，被測信號經(jīng)放大整形后送入測頻電路，由單片機對測頻電路的輸出信號進行處理，得出相應的數(shù)據(jù)送至顯示器顯示。原理方框圖如圖 2-2 所示。待測信號圖 3-2 單片機測頻電路原理圖采用這種方案優(yōu)點是足以地成熟的依賴單片機技術、運算功能較強、軟件編程靈活、自由度大、設計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機設計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復雜，并且單片機的頻率不能做得很高，使得測量精度大大降低。方案三：采用現(xiàn)場可編程門陣列(fpga)為控制核心采用現(xiàn)場可

16、編程門陣列(fpga)為控制核心，利用 verilog hdl 語言編程，下載燒制實現(xiàn)。將所有021fnnfx整形放大閘門計數(shù)器譯碼器顯示邏輯控制信號整形測頻電路單片機顯示晶 振器件集成在一塊芯片上，體積大大減小的同時還提高了穩(wěn)定性，可實現(xiàn)大規(guī)模和超大規(guī)模的集成電路，測頻測量精度高，測量頻率范圍大，而且編程靈活、調(diào)試方便。本設計采用 fpga 器件來實現(xiàn)高速，高精度，連續(xù)測頻具有很大的優(yōu)勢，它可以解決采用單片機測頻中時基頻率（標準頻率）過低而影響測頻精度的缺點。并且可以實現(xiàn)高速，連續(xù)測頻技術，采用 fpga 器件來實現(xiàn)運算可以節(jié)省運算時間，縮短每次測頻時間，從而可以比較方便的實現(xiàn)連續(xù)測頻技術。

17、綜合上述分析，方案三為本設計測量部分最佳選擇方案。3.4 系統(tǒng)設計與方案論證數(shù)字頻率計基本原理是用計數(shù)器來計算 1s 內(nèi)輸入信號周期的個數(shù)。如圖 2-3 所示是 8 位十進制數(shù)字頻率計的系統(tǒng)方框原理圖，當系統(tǒng)正常工作時，脈沖發(fā)生器提供的 1 hz 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生計數(shù)信號，被測信號通過信號整形電路產(chǎn)生同頻率的矩形波，送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應的能夠在七段數(shù)碼顯示管上可以顯示的十進制結(jié)果。圖 3-3 系統(tǒng)方框圖3.4.1 測頻控制信號發(fā)生器設

18、計頻率測量的基本原理是計算每秒內(nèi)待測信號的脈沖個數(shù)。這就要求 testctl 的計數(shù)使能信號tsten 能產(chǎn)生一個 1s 脈寬的周期信號，并對頻率計的每個計數(shù)器 cnt10 的 ena 使能端進行同步控制。當 teten 高電平時允許計數(shù)、低電平時停止計數(shù)，并保持其所計的數(shù)。在停止計數(shù)期間，首先需要一個鎖存信號 load 的上挑沿將計數(shù)器在前 1s 的計數(shù)值鎖存進鎖存器 reg 中，并由外部的 7 段譯碼器譯出并穩(wěn)定顯示。設置寄存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一清零信號 clr-cnt 對計數(shù)器清零，為下一秒鐘的計數(shù)操作作準備。這樣需設計一

19、個測頻控制信號發(fā)生器，而且它的工作要滿足一定的時序關系。為了產(chǎn)生這個時序圖，需建立一個由 d 觸發(fā)器構成的二分頻器，在每次時鐘 clk 上升沿到來時其值翻轉(zhuǎn)。其中控制信號時鐘 clk 的頻率取 1hz，那么信號 teten 的脈寬恰好為 1s，可以用作閘門信號。然后根據(jù)測頻時的時序要求，可得信號 load 和 clr-cnt 的邏輯描述。在計數(shù)完成后，即計數(shù)使能信號 teten 在 1s七段數(shù)碼管顯示譯碼電路輸出信號鎖存器測頻計數(shù)模塊測頻控制信號發(fā)生器模塊時鐘信號閘門信號控制信號清零信號鎖存信號被測頻率信號的高電平后，利用其反相值的上跳沿產(chǎn)生一個鎖存信號 load，0.5s 后，clr-cnt

20、 產(chǎn)生一個清零信號的上跳沿。3.4.2 寄存器設計若已有 32 位 bcd 碼存在于此模塊的輸入口，在信號 load 的上升沿鎖存到寄存器的內(nèi)部，并由寄存器的輸出端輸出，然后由試驗板上的 7 段譯碼器譯成能在數(shù)碼管上顯示輸出的相對應的數(shù)值。3.4.3 計數(shù)器的設計計數(shù)器有兩種觸發(fā)方式：同步觸發(fā)和異步觸發(fā)。同步觸發(fā)的優(yōu)點在于共用一個時鐘變量，可以避免芯片中出現(xiàn)多種時鐘信號，但缺點在于引用的邏輯門個數(shù)較多，模塊如果做大了就會引起較大的時延，產(chǎn)生競爭冒險問題。異步觸發(fā)的優(yōu)點在于可以很方便用于多個模塊的級連而不需要邏輯門的引入，但多時鐘變量的引入會占用大量的觸發(fā)器，造成硬件資源不夠用，設計時應避免這種

21、情況的發(fā)生。權衡兩者的利弊，并進行多次設計實現(xiàn)，最終得出采用同步觸發(fā)方式，在通過 8 個十進制計數(shù)器級連的方案。該方案從延時和資源的利用出發(fā)，對計數(shù)器內(nèi)部采用同步觸發(fā)方式，在通過 8 個十進制計數(shù)器的級連實現(xiàn) 8 位頻率計的計數(shù)功能。之所以選擇 8 位不是 4 位，是從實際要求和發(fā)揮優(yōu)勢的角度出發(fā)，既要量程大又要有較高的測量精度，就需要采用多位數(shù)碼管來顯示，而且采用 eda 工具可以使設計方便很多，不會引起多數(shù)碼管造成布線上復雜的麻煩，可以充分展示 eda 工具的優(yōu)勢。此十進制計數(shù)器的特殊之處是有一個時鐘使能輸入端 ena，用于鎖定計數(shù)值。當高電平時計數(shù)允許，低電平平時禁止計數(shù)。3.5 小結(jié)本

22、章對數(shù)字頻率的設計要求進行闡述，由此對頻率測量的工作原理進行探討引申出幾個設計的方案，采用的時間門限測量法根據(jù)此方法確定了以現(xiàn)場可編程門陣列為控制核心的設計方案，它最為靈活方便。然后得出論述對方案的進行細節(jié)方面的論證，產(chǎn)生了設計的原理方框圖。但是在設計中有個特別需要注意的地方是：在測頻控制信號發(fā)生器的設計當中，要對其進行仔細的時序仿真，防止可能產(chǎn)生的毛刺。4 數(shù)字頻率計的設計數(shù)字頻率計的設計先對系統(tǒng)設計的模塊一一進行描，然后對數(shù)字頻率計設計的頂層電路原理圖進行了闡述。整個系統(tǒng)共設計了五個模塊：分頻器模塊（div2） 、測頻控制信號發(fā)生器模塊（testctl） 、有時鐘使能的計數(shù)器模塊（8cou

23、nt） 、32 位鎖存器模塊（seltime） 、7 段譯碼器（encode） 。4.1 功能模塊設計4.1.1 分頻器模塊分頻器模塊“div2.v”。輸入信號：cl k 試驗平臺上的時鐘信號。 輸出信號：clkdiv2 輸出 1hz 標準信號。 邏輯功能：對輸入信號頻率進行二分頻，提供測頻控制信號發(fā)生器所需的 1hz 標準信號。源文件 div2.v 見附錄4.1.2 測頻控制信號發(fā)生器模塊測頻控制信號發(fā)生器模塊，文件名為 testctl.v。輸入信號：clkdiv2 1hz 標準輸入信號。輸出信號：tsten 計數(shù)時能信號； clr-cnt 計數(shù)器清零信號； load 鎖存信號。邏輯功能：產(chǎn)

24、生 1s 脈寬的周期信號，并根據(jù)測頻需要產(chǎn)生相應的計數(shù)器清零信和鎖存器的鎖存信號。如圖源文件為 testctl.v 見附錄仿真波形如圖 4-1 圖 4-1 測頻控制模塊波形圖4.1.3 32 位鎖存器模塊32 位鎖存器模塊，文件為 seltime .vhd輸入信號：load 鎖存器鎖存信號 din0，din2，din3，din4，din5，din6，din7 8 個十進制計數(shù)器輸出的 4 位 bcd 碼。輸出信號：sel2.0 控制選擇信號。 dauth3:0 通過選擇后輸出的 bcd 碼。邏輯功能：當 load 信號上跳時，將輸入的 8 位 bcd 碼送到輸出端，由于接收的是 8 個計數(shù)器的

25、輸出信號，因此輸入信號是 8 個 4 位而不是 1 個 32 位。源文件 seltime .vhd 見附錄 圖形元件與波形如圖 4-2 圖 4-2 鎖存器元件與波形圖 4.1.4 譯碼器模塊譯碼器模塊，文件為 encode.v。輸入信號：i3:0 輸入 4 位 bcd 碼。輸出信號：a,b,c,d,e,f,g 輸出 4 位 bcd 碼對應的 7 位二進制碼。邏輯功能：將 4 位 bcd 碼譯成能被數(shù)碼管顯示的 7 位二進制。源文件為 encode.v 見附錄4.1.5 十進制計數(shù)器模塊十進制計數(shù)器模塊，文件為 cnt10.v。輸入信號：ena 輸入時鐘使能信號； clr 輸入清零信號； clk

26、 輸入時鐘觸發(fā)信號。 輸出信號：cq30 輸出 bcd 碼； carry-out 輸出計數(shù)器進位信號。邏輯功能：ena 為高電平時計數(shù)，clk 為輸入時鐘變量，clr 為高電平時計數(shù)清零，當計數(shù)器計到 9 時，carry-out 為高電平。源文件為 cnt10.v 見附錄圖形元件和仿真波形如圖 4-3圖 4-3 十進制計數(shù)器波形與圖形元件4.1.6 用原理圖描述的模塊8 位十進制計數(shù)器模塊，文件名 8count.gdf。 輸入信號：ena輸入時鐘使能信號； clr輸入清零信號； clk輸入時鐘觸發(fā)信號。 輸出信號：dout3.0，dout7.4，dout11.8，dout15.12， dout

27、19.16，dout23.20，dout27.24，dout 31.28。 輸出 8 個計數(shù)器的計數(shù)值（bcd） 。 邏輯功能：eda 為高電平時計數(shù)，為低電平時保持所計的值，clk 為時鐘信號輸入。clr為高電平時計數(shù)器清零。原理圖文件名問：8count.gdf，原理圖和波形如圖 4-4 所示。 圖 4-4 計數(shù)器原理圖、圖形元件與波形圖4.2 頂層文件系統(tǒng)設計頂層電路原理圖頂層電路原理圖如圖 4-5 所示。文件名shuzihz.gdf。輸入信號：clk 用來產(chǎn)生閥門信號的時鐘信號； fsin 被測頻率輸入信號 。輸出信號：a,b,c,d,e,f,g 譯碼器輸出端口。 sel2.0 數(shù)碼管控

28、制選擇端口。4-5 頂層電路原理圖4-6 頂層電路波形圖4.3 小結(jié)本章主要對數(shù)字頻率計進行設計，對各個功能模塊進行介紹、分析和探討，最后得到了頂層電路原理圖，同時對各個模塊和頂層電路模擬仿真，產(chǎn)生波形。在形成頂層電路原理圖過程當中，應當注意各個模塊圖形元件的位置以及他們之間的連線，不然很容易造成編譯不成功。5 軟件的測試軟件的測試本章進行對于源文件進行編譯、模擬仿真、調(diào)試，對電路板芯片管腳進行定義，最后下載到fpga 芯片 epf10k30ati114-3 上，對頻率進行測試，查看結(jié)果。5.1 測試的環(huán)境max+plusii 是 altera 公司推出各種可編程邏輯器件產(chǎn)品，具有完全集成化的

29、易學、易用的可視化環(huán)境，還有具有工業(yè)標準 eda 工具接口，并且可以運行在多種操作平臺上。使 max+plusii 提供了豐富的邏輯功能庫、模塊庫以及參數(shù)化的兆功能供設計者使用。它還具有開放核的特點，允許設計人員添加自己的宏功能模塊。充分利用這些邏輯功能模塊，可大大減少設計工作量。max+plusii 由設計輸入、項目編譯、項目檢驗和器件編程等四部分組成。設計輸入主要有文本編輯器、圖形編輯器、符號編輯器、波形編輯器以及第三方 eda 工具生成的設計網(wǎng)表文件輸入等,輸入方式不同，生成的設計文件也不同。編譯設計項目主要是根據(jù)要求設計參數(shù)和編譯策略，如選定其間、鎖定引腳等等，然后對項目進行網(wǎng)表提取、

30、邏輯綜合、器件適配，產(chǎn)生報告文件，供分析仿真及編程用。項目檢驗方法包過功能仿真、模擬仿真和定時分析，編程驗證是將仿真后的目標文件編入所選定的 altera 可編程邏輯器件中，然后加入實際激勵信號進行測試，檢查是否達到要求。5.2 調(diào)試和器件編程將各個模塊的源文件程序代碼輸入文本文件，編譯運行項目成功后，把各個模塊放在一起形成頂層設計文件，對項目進行邏輯綜合，然后將項目的設計結(jié)果加載到 altera 器件中；成功編譯以后，進入到模擬仿真時段，設置好完成時間和網(wǎng)絡間距，在列出輸入輸出信號等等，進行波形編輯在模擬器運行成功；啟動定時分析工具，對傳播延遲、時序電路性能、建立和保持時間等進行分析順利后，

31、就可以開始器件編程了。通過利用 byteblaster 電纜與微機并行口相連，接通 el 實驗箱電源，打開max+plusii 編程器窗口，將器件編程文件調(diào)出，確保與電路板順序相同。設置完成后選擇 program按鍵，對器件鏈進行編程。6 硬件設計硬件設計61 epf10k30ati144-3 fpga 芯片簡介本系統(tǒng)所使用的 fpga 芯片為 epf10k30ati144-3 的 flex 系列芯片，其管腳數(shù)為 144，封裝為tqfp，工作電壓可選擇 5v 或 3.3v，典型可用門數(shù)為 30,000，最大可用系統(tǒng)門數(shù)為 69,000，邏輯單元（les）為 1,728，邏輯陣列塊（labs）為

32、 216，嵌入式陣列塊（eabs）為 6，總的 ram 為 12,288 位，最大用戶使用 i/o 口為 246 個。62 epc2 配置芯片簡介本系統(tǒng)使用的專用配置芯片為 epc2，該芯片數(shù)據(jù)傳輸方式為串行傳輸，與 flex 系列的芯片相接的管腳只有 4 個，連接相當簡單。支持 max+plus ii 軟件平臺，能夠用 max+plus ii 自帶的編程器進行下載。封裝形式有多種：8 腳的 pdip 封裝、20 腳的 plcc 封裝以及 32 腳的 tqfp 封裝。其存儲空間為 1,695,680 位。能夠?qū)?flex10k、flex6000、flex8000 系列芯片進行配置。支持 5v

33、和和3.3v 電壓，能夠在 max+plus ii 平臺下通過 bitblaster、byteblaster 和 byteblastermv 電纜進行下載，支持 ps 及 jtag 下載模式。6.3 配置模式fpga 有多種配置模式。對于 altera 公司的 sram lut fpga 器件，fpga 有六種配置模式，這些模式通過 fpga 上的兩個模式選擇引腳 msel1 和 msel0 上設定的電平來決定：（1）專用器件配置模式，如用 epc 系列器件進行配置。（2）ps（passive serial 被動串行）模式：msel1=0、msel0=0。（3）pps（passive para

34、llel synchronous 被動并行同步）模式：msel1=1、msel0=0。（4）ppa（passive parallel asynchronous 被動并行異步）模式：msel1=1、msel0=1。（5）psa（passive serial asynchronous 被動串行異步）模式:msel1=1、msel0=0。（6）jtag 模式：msel1=0、msel0=0。6.4 下載方式fpga 的配置方式有多種，但總的來說下載方式只有兩種：ps 下載和 jtag 下載方式。這兩種方式的硬件電路連接圖如圖 4.1 所示。圖中只是這兩種下載接口電路的介紹，它既可以用 jtag 接口

35、下載，也可以用 byteblaster 接口進行下載。不過用 jtag 方式是先把數(shù)據(jù)下載到 epc2 器件，epc2 器件再對 fpga 進行配置，其實用 jtag 方式也可以直接把數(shù)據(jù)下載到 fpga 中，但圖中沒有畫出來，有興趣可以參考后面的相關參考文獻。圖中的 byteblaster 接口既可以直接下載到 fpga 器件，也可以在配置 fpga 的同時把數(shù)據(jù)下載到 epc2 器件中（圖中開關要合上） 。而在實際應用過程中，并不一不定要這樣接，我們可以只選擇其中一種下載接口。而在把研究設計轉(zhuǎn)換成產(chǎn)品的時候則一定要用配置芯片，配置芯片在掉電的時候可以保存數(shù)據(jù)，下次加電的時候數(shù)據(jù)可以直接從配

36、置芯片中下載到fpga 中。下載電路如圖 6-1 所示。6789msel 1msel 0epf10k30ati114-367896789678912345678910123456789101234567891012345678910dclkconf-doneconfignstatusdata 0vccintvccionce once678967896789678912345678910123456789101234567891012345678910datadclkoencstmstcktdivccvccselvppvppselncascninit_conftdonceepc2件件vccvcc

37、vccvccvccvccvccvccgndvccgndgndvccgndgndvccgndgndvccn.cgndjt ag件件byteblaster件件圖 6-1 下載接口原理圖本設計對配置器件 epc2 采用 jtag 下載方式，數(shù)據(jù)同時下載到 epc2 和 fpga 中， epc2 對fpga 的配置采用 ps（被動串行）模式。6.5 硬件電路原理圖設計本設計工作電壓為 5v，對 fpga 芯片配置采用 ps 模式，用 byteblastermv 電纜進行下載，數(shù)碼管用動態(tài)掃描方式進行顯示（可以用靜態(tài)掃描，此種 fpga 有足夠的引腳，但程序要變） ，其硬件電路圖如下圖所示。54 腳接

38、10mhz 標準時鐘， 55 腳接被測信號時鐘，63、64、65、67、68、69、70、71 腳分別接數(shù)碼管的 a、b、c、d、e、f、g、dp 端，用于控制數(shù)碼管的段選。73、78、79、80、81、82、83、86 腳分別接數(shù)碼管 18 的公共端（陰極） ，用于控制數(shù)碼管的位選。由電路圖 6-2 可以看出用 fpga 設計 vccio 電路的外圍電路相當簡單，設計起來事半功倍。abfcgdedpy1234567abcdefg8dpdpsm8abfcgdedpy1234567abcdefg8dpdpsm7abfcgdedpy1234567abcdefg8dpdpsm6abfcgdedpy1

39、234567abcdefg8dpdpsm5abfcgdedpy1234567abcdefg8dpdpsm1abfcgdedpy1234567abcdefg8dpdpsm2abfcgdedpy1234567abcdefg8dpdpsm3abfcgdedpy1234567abcdefg8dpdpsm4+5epf10k30ati114-3vccvccvccvccclk件件clk件件6171665554525045407270696867656463gndvccgndvccioiovccioioiogndioioioiovcciovccvccvcca1b2c3g2a4g2b5g16y77y69y510

40、y411y312y213y114y01574ls138sm333231ioioio6162511512312713413994847775103678967896789678912345678910123456789101234567891012345678910678967896789678912345678910123456789101234567891012345678910datadclkoencstmstcktdivccvccselvppvppselncascninit_conftdonceepc2件件vccvccvccvccvccvccvccvccgndvccgndgndvccgn

41、dgndvccgndgndjtag件件byteblaster件件10mhzc122pfc222pfr210k5vr1220kq1nmosq2pmosvccvccn1n2y110mhzns tatusconfigconf-donedclkdata0vccintvcciomsel1msel0nce圖 6-2 硬件電路圖6.6 頻率測試系統(tǒng)的測試主要是測試硬件是否能正常工作，軟件和硬件是否匹配，是否合乎設計的要求。在頻率測試過程中，系統(tǒng)的測量范圍系統(tǒng)的精度是兩個較重要的指標。系統(tǒng)的測量結(jié)果如表 6-3序號標準頻率 f/hz實際頻率 fx/hzf/hz誤差 %122002202000 3 100100

42、004100010000055000499910.026500005000110.002720000019999910.000285000049999730.00069100000099999550.0004圖 6-3 頻率測試表通過上個圖表我們可以看出對與一般的很低的頻率能夠比較精確的測量，但是一旦達到幾千就產(chǎn)生了比較大的誤差，隨著測量頻率的增大，誤差也愈來愈小了 。7 結(jié)論及展望結(jié)論及展望7.1 結(jié)論本次畢業(yè)設計實現(xiàn)了設計要求的大部分功能，系統(tǒng)的誤差小于 1%，精度達到 1hz. 具有以下幾個特點：（1）模塊化的設計方法，使得它升級和維護都很方便、靈活；（2）設計的頻率計體積小，功耗低，稍

43、加修改就可以改變數(shù)字頻率計測量范圍，擁有較高的整體性能和可靠性；（3）造價比較低, 容易生產(chǎn)，具有較好的市場前景。數(shù)字頻率計是目前精度最高的頻率計。在高速時鐘隨處可見的現(xiàn)代電子系統(tǒng)，有著非常廣泛的研究價值。從某種程度上說它是以犧牲時間來換取精確度的，但一般情況下頻率計對時間的要求并不高，并且由于電子系統(tǒng)對系統(tǒng)時鐘準確度的要求越來越高，因此數(shù)字頻率計還是有著廣泛的應用空間。通過對數(shù)字頻率計的設計，及仿真，得到了良好的結(jié)果，這對硬件的設計和測試提供了很好的依據(jù)。本設計在最后做了硬件電路進行最后的硬件測試，能夠與現(xiàn)在市面上的頻率計的測試結(jié)果進行比較，得到更加科學的驗證。通過這次畢業(yè)設計，鍛煉了我嚴謹

44、認真的學習態(tài)度，學到了很多東西，知識和技能都得到了提高，但是也暴露了很多不足的地方，比如說不夠仔細和耐心，在設計有個參數(shù)設得太大了，檢查了很久，感覺沒有錯誤很暴躁結(jié)果，多虧同學的幫忙指正。此頻率計精度比較高，比較適合于高頻信號的頻率測量，對于低頻信號測量效果不是很好，這點還有待于加強。7.2 展望eda（電子設計自動化）是現(xiàn)代電子設計的趨勢，vhdl 語言則是 eda 設計中最為流利的一種高級語言，要掌握現(xiàn)代電子設計的核心技術，就應該學會 vhdl 語言。其設計簡單，不需要詳細知道硬件電路的結(jié)構，就可以進行開發(fā)。這樣可以有更多的人加入到電子行業(yè)。其語言通俗易懂，開發(fā)容易，從而可以大大縮短產(chǎn)品上

45、市的時間，可以事先用開發(fā)軟件進行前期仿真，提前發(fā)現(xiàn)問題，提前解決問題，投資風險減少，同時由于數(shù)字電路都集成在一塊芯片上，因此可以大大縮小電子產(chǎn)品的體積。因此從各方面來看，用可編程邏輯器件（fpga 或 cpld）作硬件，用 vhdl 硬件描述語言作為開發(fā)語言，是一種方便快捷、高效、高速、低成本的開發(fā)方式?，F(xiàn)在 altera 公司又推出了全新的 hradcopy 技術：通過強化 eda 工具的設計能力，在保持fpga 開發(fā)優(yōu)勢的前提下，引入 asic 的開發(fā)流程，從而對 asic 市場形成直接競爭。也就是利用原有的 fpga 開發(fā)工具，將成功實現(xiàn)于 fpga 器件上的系統(tǒng)通過特定的技術直接向 a

46、sic 轉(zhuǎn)化，從而克服傳統(tǒng) asic 設計中普遍存在的問題，并且用 hardcopy 技術設計的 asic 一次性投片的成功率近乎100%，即所謂的 fpga 向 asic 的無縫轉(zhuǎn)化。而且用 asic 實現(xiàn)后的系統(tǒng)性能將比以前在 hardcopy fpga 上驗證的模型提高近 50%，而功耗則降低 40%。一次性成功率的大幅度提高即意味著設計成本的大幅降低和產(chǎn)品上市速度的大幅提高。因此就其發(fā)展趨勢看，勢必涉及越來越廣闊的電子技術及電子設計技術領域。其中包括電子工程、電子信息、通信、航天航空、工業(yè)自動化、家電、生物工程等等。而且隨著大規(guī)模集成電路技術的發(fā)展和 eda 工具軟件功能的不斷加強，所

47、涉及的領域還將不斷擴大。隨著 fpga 器件性價比的不斷提高，eda 技術將不斷地滲透到電子設計的各個領域，逐步進入到家電，高精度儀器儀表，汽車等日常消費行業(yè)。下面我對基于 fpga 的頻率計的設計作一些具體的展望：（1）采用等精度的頻率測量技術與已往的測頻技術相比，在測量精度上有了大的提高，這樣在一些頻率測量的場合可以考慮采用本設計方法具有很大的優(yōu)勢。（2）本設計采用了高集成度的 fpga 芯片，還具有很大的功能擴展空間，這樣有利于等精度頻率計的升級，這種升級是完全不需要改板的升級，只須修改 fpga 內(nèi)部的邏輯功能，大大的降低了頻率計的二次開發(fā)費用。（3）采用 fpga 器件來實現(xiàn)高速，高

48、精度，連續(xù)測頻具有很大的優(yōu)勢，它可以解決采用單片機測頻中時基頻率（標準頻率）過低而影響測頻精度的缺點。并且可以實現(xiàn)高速，連續(xù)測頻技術，采用fpga 器件來實現(xiàn)運算可以節(jié)省運算時間，縮短每次測頻時間，從而可以比較方便的實現(xiàn)連續(xù)測頻技術。（4）對于目前提出的高精度定閘門的測頻方法，如果采用單片機來實現(xiàn)，存在著一定的缺點，需要采用 pc 機來實現(xiàn)高速運算。但如果采用 fpga 芯片來實現(xiàn)，則會很好的解決這個問題，當然基于fpga 的高精度定閘門的測頻方法目前還沒有進行設計，這也是我在以后的工作中要做的。（5）現(xiàn)在對高頻率信號頻率的測量也已經(jīng)顯得越來越重要，怎樣提高被測信號的頻寬，對高頻信號能夠進行準

49、確，快速的測量也是衡量一個頻率計的一個很重要的參數(shù)。在傳統(tǒng)的單片機測量技術中，其標準頻率只能在幾十兆 hz 左右，因此很難提高測頻頻寬。而現(xiàn)在的 fpga 器件具有更高的標準頻率，而且可以設計寬位、高速的乘法器，這樣一來，對于高頻信號的頻率測量技術提供了一個很好的發(fā)展平臺。（6）對超高頻信號（幾百 m 赫茲幾吉赫茲）頻率的測量也是目前頻率測量的一個難以解決的難題。在本設計的基礎上，我們可以提出一個解決的方案。在本設計中，測量的最高頻率幾百 m 赫茲，但是我們可以在本設計的基礎之上，我們可以采用對被測信號先進行硬件分頻，然后再進行測量，然后對測量的數(shù)據(jù)進行必要的數(shù)據(jù)處理，這樣一來，我們就可以進行

50、幾吉赫茲頻率的測量。其中存在有兩個難題：一是怎樣判定被測信號是一個超高頻信號以便于啟動硬件分頻系統(tǒng)；二是怎樣實現(xiàn)對被測超高頻信號的頻率進行還原，然后進行正確的顯示。這兩個問題在理論上都是可以在 fpga 器件上加以實現(xiàn)。但是，怎樣進行具體實現(xiàn)這是我們下一階段要解決的問題。當然，在進行硬件分頻時會產(chǎn)生一定得分頻誤差，這樣會影響頻率測量精度，這是不可避免的。致 謝在畢業(yè)論文定稿之時，四年的大學生活也即將結(jié)束。但是，艱辛而快樂的求學之路，也給我留下了很多難以忘懷的記憶。此次畢業(yè)設計，我遇到很多問題，通過向老師求教、和同學討論讓我知道真正完成一項設計是不容易的，在鞏固專業(yè)知識的同時也讓我學到了堅持和努

51、力。本次畢業(yè)設計在自己的努力，同學的幫助，老師的指點下已全部完成，結(jié)果重要，過程也很珍貴，因為好的結(jié)果必然得經(jīng)過一個艱辛的過程，而從這個堅信的過程中我獲得了珍貴的經(jīng)驗和教訓，仔細認真的總結(jié)將對自己是個質(zhì)的提升。在此，向四年來陪伴我一起走過，給予我?guī)椭完P心的良師益友們，致以最為真摯的謝意！ 首先，我要特別感謝我的畢業(yè)論文指導老師。他日里工作繁忙，但在我做畢業(yè)設計的每個階段，都給予了我悉心的指導。在設計過程中經(jīng)常遇到一些問題，老師都給了我詳細的講解，他無論在理論上還是實踐中都給予我很多切實的建議，使我受益匪淺，這對于我以后的工作和學習都有巨大的幫助，感謝他耐心的輔導！同時，也感謝各位授課老師以及

52、實驗室的指導老師，在我的成長過程中也都付出了大量的精力，在此一并衷心感謝！參考文獻1陳賾、魯放，cpld/fpga 與 asic 設計實踐教程, 北京:科學出版社出版，19998, 2322682徐志軍，大規(guī)模可編程邏輯器件及其應用m,成都：電子科技大學出版3李輝,pld 與數(shù)字系統(tǒng)設計m,成都：電子科技大學出版,1998,25704杜建國,verilog hdl 硬件描述語言,國防工業(yè)出版社,2000,981205趙雅興,fpga 原理、設計與應用m,天津：天津大學出版社，1999,12166李景華、杜玉遠,可編程邏輯器件與 eda 技術m,沈陽：東北大學出版社，2002,1581687顧巨

53、峰、周浩洋、朱建華，基于可編程邏輯器件（lattice）的多功能數(shù)字頻率計j，2002，66798付家才，eda 原理與應用，化學工業(yè)出版社，2001，881009劉寶琴、張芳蘭，altera 可編程邏輯器件及其應用，北京:清華大學出版社,1995，2013010趙立民，可編程邏輯器件與數(shù)字系統(tǒng)，北京:機械工業(yè)出版社，2004，10015011胡振華，vhdl 與 fpga 設計，北京:中國鐵道出版社，2003，21025012金西，vhdl 與復雜數(shù)字系統(tǒng)設計，西安:西安電子科技大學出版社,2003，16018013楊恒，fpga/vhdl 快速工程實踐入門與提高，北京:北京航空航天大學出版

54、社，2003，718614 周政新電子設計自動化實踐與訓練，中國民航出版社，1998，203115荀殿棟，徐志軍.數(shù)字電路設計實用手冊m北京：電子工業(yè)出版社，2003，152016王偉.verilog hdl 程序設計與應用m.北京：人民郵電出版社，2005，556817 王兆安.電力電子技術m北京:機械工業(yè)出版社，2003，2538auto-adjusting digital cymometer based on fpgaabstract:in the electronics technique, the frequency is one of the most basic paramete

55、rs, and with many give or get an electric shock three quantity of the diagraph projects, diagraphs all have a very close relation as a result, so the diagraphs of frequency seem to be more important. the design is from verilog hdl language to carry out 8 numerical frequencies of the digital cymometer, and make use of the integrati