電工電子仿真實(shí)踐報(bào)告模板-電氣

1、東 北 石 油 大 學(xué)EDA技術(shù)實(shí)踐課程設(shè)計(jì)課 程 EDA技術(shù)實(shí)踐課程設(shè)計(jì) 題 目 加法器 院 系 電氣信息工程學(xué)院電氣系 專業(yè)班級(jí) 電氣123 學(xué)生姓名 張豹 學(xué)生學(xué)號(hào) 120603140309 指導(dǎo)教師 白麗麗 劉小斌 2014年 7月 25日EDA技術(shù)實(shí)踐課程設(shè)計(jì)任務(wù)書課程 EDA技術(shù)實(shí)踐課程設(shè)計(jì) 題目 加法器 專業(yè) 電氣工程及其自動(dòng)化 姓名 張豹 學(xué)號(hào) 120603140309 主要內(nèi)容： 根據(jù)仿真軟件QuartusII 的主要功能特點(diǎn),利用其先進(jìn)的高頻仿真功能對(duì)加法器進(jìn)行設(shè)計(jì)和研究?；疽螅?課程設(shè)計(jì)前，學(xué)生須仔細(xì)查詢本次課程設(shè)計(jì)相關(guān)內(nèi)容，明確課程設(shè)計(jì)目的和內(nèi)容；明確四位加法器原理

2、與步驟；復(fù)習(xí)與課程設(shè)計(jì)內(nèi)容有關(guān)的理論知識(shí)；預(yù)習(xí)儀器設(shè)備的使用方法、操作規(guī)程及注意事項(xiàng)。利用EDA工具，從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，并將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。主要參考資料：1閆石. 數(shù)字電子技術(shù)M.北京：高等教育出版社，2006.2丁磊，張海笑. 數(shù)字邏輯與EDA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書M.西安：西安電子科技大學(xué)出版社，2012.3胡波，李衛(wèi)兵. EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)中的應(yīng)用J.實(shí)驗(yàn)科學(xué)與技術(shù)，2011.4劉昌華.EDA技術(shù)綜述J.計(jì)算機(jī)與數(shù)字工程，2007.5張吉春. 現(xiàn)代EDA技術(shù)及應(yīng)用J.北京：中國人民公安大學(xué)學(xué)報(bào)

3、，2005.完成期限 2014.7.212014.7.25 指導(dǎo)教師 白麗麗 劉小斌 專業(yè)負(fù)責(zé)人 2014年 7 月18日目錄1 設(shè)計(jì)目的12 設(shè)計(jì)環(huán)境13 設(shè)計(jì)原理13.1 1位加法器13.2 4位串行進(jìn)位加法器34 1位全加器實(shí)驗(yàn)測(cè)試與結(jié)果分析34.1 測(cè)試程序34.2 編譯與調(diào)試44.3 輸入波形44.4 輸出波形54.5仿真原理圖65 4位串行進(jìn)位加法器實(shí)驗(yàn)測(cè)試與結(jié)果分析65.1測(cè)試程序65.2 編譯與調(diào)試75.3 輸入波形75.4 輸出波形85.5仿真原理圖96 總結(jié)9參考文獻(xiàn)11電工電子仿真實(shí)踐課程設(shè)計(jì)（報(bào)告）1 設(shè)計(jì)目的 本實(shí)驗(yàn)課程的目的，旨在通過上機(jī)實(shí)驗(yàn)，使學(xué)生加深理解EDA技

4、術(shù)的基本方法，幫助和培養(yǎng)學(xué)生建立利用原理圖和硬件描述語言進(jìn)行電路設(shè)計(jì)的基本方法和利用EDA工具軟件QuartusII設(shè)計(jì)簡(jiǎn)單數(shù)字電子系統(tǒng)的能力，為以后從事有關(guān)數(shù)字電子系統(tǒng)方面的設(shè)計(jì)和研究開發(fā)工作打下基礎(chǔ)。2 設(shè)計(jì)環(huán)境 本次EDA課設(shè)主要使用軟件QuartusII7.2。下面就此軟件做以下介紹。QuartusII是Altera公司推出的CPLD/FPGA開發(fā)工具，QuartusII提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)包環(huán)境，具有數(shù)字邏輯設(shè)計(jì)的全部特性，包括：可利用原理圖、結(jié)構(gòu)框圖、VerilogHDL、AHDL、和VHDL我們完成電路描述，并將其保存為設(shè)計(jì)實(shí)體文件；芯片平面布局連線編輯；Logi

5、cLock增量設(shè)計(jì)方法，用戶可建立并優(yōu)化系統(tǒng)，然后添加對(duì)原始系統(tǒng)的性能影響較小或無影響的后續(xù)模塊。QuartusII的基本特點(diǎn)：功能強(qiáng)大的邏輯綜合工具；完備的電路功能仿真與時(shí)序邏輯仿真工具；定時(shí)、時(shí)序分析與關(guān)鍵路徑延時(shí)分析；可使用SignalTapII邏輯分析工具進(jìn)行嵌入式的邏輯分析；支持軟件源文件的添加和創(chuàng)建，并將它們鏈接起來生成編程文件；實(shí)用組合編譯方式可一次完成整體設(shè)計(jì)流程；自動(dòng)定位編譯錯(cuò)誤；高效的期間編程與驗(yàn)證工具； 可讀入標(biāo)準(zhǔn)的EDIF網(wǎng)表文件、VHDL網(wǎng)表文件和Verilog網(wǎng)表文件；能生成第三方EDA軟件使用的VHDL網(wǎng)表文件和Verilog網(wǎng)表文件。3 設(shè)計(jì)原理3.1 1位全加

6、器 在計(jì)算機(jī)中2個(gè)二進(jìn)制數(shù)之間的加減乘除算術(shù)運(yùn)算都是由若干加法運(yùn)算實(shí)現(xiàn)的。全加器是算術(shù)邏輯運(yùn)算的重要組成部分，對(duì)其深入探索研究有重要的意義。一位全加器及其表達(dá)式在將2個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每位都應(yīng)該考慮來自低位的進(jìn)位，即將2個(gè)對(duì)應(yīng)位的加數(shù)和來低位的進(jìn)位3個(gè)數(shù)相加，實(shí)現(xiàn)這種運(yùn)算電路即是全加器。設(shè)a是加數(shù)，b是被加數(shù)，c是來自低位的進(jìn)位，sum是本位的和，cout是向高位的進(jìn)位。根據(jù)二進(jìn)制數(shù)加法運(yùn)算規(guī)則和要實(shí)現(xiàn)的邏輯功能，得出1位全加器真值表，如表3-1所示。實(shí)驗(yàn)原理電路圖如圖3.1所示。表3-1 1位全加器真值表輸入 輸出abccoutsum0000000101010010111

7、010001101101101011111 圖3.1 1位全加器原理圖3.2 4位串行進(jìn)位加法器能實(shí)現(xiàn)四位二進(jìn)制數(shù)全加的數(shù)字電路模塊，稱之為四位全加器。多位全加器連接可以是逐位進(jìn)位，也可以是超前進(jìn)位。逐位進(jìn)位也稱串行進(jìn)位，其邏輯電路簡(jiǎn)單，但速度也較低。在實(shí)際的設(shè)計(jì)和相關(guān)系統(tǒng)的開發(fā)中需要注意資源的利用率和進(jìn)位速度等兩方面的問題，多位加法器串行進(jìn)位方式，串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器，因?yàn)?，并行加法器比串行?jí)聯(lián)加法器占用更多的資源，并且隨著位數(shù)的增加，相同位數(shù)的并行加法器比串行加法器的資源占用差距也會(huì)越來越大。四位全加器可對(duì)兩個(gè)多位二進(jìn)制數(shù)進(jìn)行加法運(yùn)算，同時(shí)產(chǎn)生進(jìn)位。當(dāng)兩個(gè)二進(jìn)制數(shù)相加時(shí)

8、，較高位相加時(shí)必須加入較低位的進(jìn)位項(xiàng)（C），以得到輸出為和（sum）和進(jìn)位（cout）。4位串行進(jìn)位加法器原理圖如圖3.2所示。 圖3.2 4位串行進(jìn)位加法器原理圖圖4 1位全加器實(shí)驗(yàn)測(cè)試與結(jié)果分析4.1測(cè)試程序使用QuartusII軟件編寫程序：module full_add1(a,b,cin,sum,cout); input a,b,cin; output sum,cout; wire s1,m1,m2,m3; and(m1,a,b),(m2,b,cin),(m3,a,cin); xor(s1,a,b),(sum,s1,cin); or(cout,m1,m2,m3); endmodule4

9、.2編譯與調(diào)試調(diào)試截圖如圖4.2所示。圖4.2 全加器調(diào)試截圖4.3輸入波形輸入波形：輸入a、b、cin三個(gè)波形。如圖4.3所示。圖4.3 全加器輸入波形4.4輸出波形仿真輸出波形結(jié)果，如圖4.4所示。圖4.4 全加器輸出波形4.5仿真原理圖點(diǎn)擊Tool/Netlist Viewers/RTL Viewer，則會(huì)出現(xiàn)原理圖如圖4.5所示。圖4.5 全加器仿真原理圖5 4位串行進(jìn)位加法器實(shí)驗(yàn)測(cè)試與結(jié)果分析5.1測(cè)試程序使用QuartusII軟件編寫程序： module add_j1(sum,cout,a,b,cin); input3:0 a,b; input cin; output3:0 sum

10、; output cout; full_add1 u0(a0,b0,cin,sum0,cin1);/級(jí)連描述full_add1 u1(a1,b1,cin1,sum1,cin2);/full_add1源代碼見4.1一位全加器程序full_add1 u2(a2,b2,cin2,sum2,cin3); full_add1 u3(a3,b3,cin3,sum3,cout); endmodule5.2編譯與調(diào)試調(diào)試截圖如圖5.2所示。 圖5.2 4位串行進(jìn)位加法器調(diào)試截圖5.3輸入波形輸入a、b、cin三個(gè)波形，如圖5.3所示。圖5.3 4位串行進(jìn)位加法器輸入波形5.4輸出波形4位串行進(jìn)位加法器仿真輸出

11、波形結(jié)果如圖5.4所示。圖5.4 4位串行進(jìn)位加法器輸出波形5.5仿真原理圖好點(diǎn)擊Tool/Netlist Viewers/RTL Viewer，則會(huì)出現(xiàn)原理圖如圖5.5所示。圖5.5 4位串行進(jìn)位加法器仿真原理圖6 總結(jié) 本課程設(shè)計(jì)就加法器進(jìn)行原理圖設(shè)計(jì)，使用QuartusII進(jìn)行了仿真，驗(yàn)證了設(shè)計(jì)的合理性和可行性。 通過一個(gè)星期的學(xué)習(xí)我們初步了解了EDA的發(fā)展歷程及軟件QuartusII的使用。同時(shí)，大致懂得了一個(gè)課題制作的具體流程和實(shí)施方法。另外，課程設(shè)計(jì)對(duì)Quartus軟件的使用要求較高，從而使我能較為熟練的運(yùn)用此軟件。在設(shè)計(jì)時(shí)，采用模塊化的設(shè)計(jì)思路使得問題變的簡(jiǎn)單明了，大大縮短了時(shí)間

12、，降低了發(fā)生錯(cuò)誤的機(jī)侓，也便于修改和更新。 通過這次實(shí)踐我找到自身的不足，發(fā)現(xiàn)自己需要改進(jìn)和學(xué)習(xí)的地方還很多，感覺收貨好多，概括一下：一在實(shí)踐活動(dòng)上要善于與別人溝通。經(jīng)過一段時(shí)間的實(shí)踐讓我認(rèn)識(shí)更多的人。如何與別人溝通好，這門技術(shù)是需要長(zhǎng)期的練習(xí)。以前實(shí)踐的機(jī)會(huì)不多，使我與別人對(duì)話時(shí)不會(huì)應(yīng)變，會(huì)使談話時(shí)有冷場(chǎng)，這是很尷尬的。與同學(xué)的溝通也同等重要。人在社會(huì)中都會(huì)融入社會(huì)這個(gè)團(tuán)體中，人與人之間合力去做事，使其做事的過程中更加融洽，更事半功倍。別人給你的意見，你要聽取、耐心、虛心地接受。別人的一句話，很可能就會(huì)點(diǎn)醒你。二在實(shí)踐中要有自信。自信不是麻木的自夸，而是對(duì)自己的能力做出肯定。在多次的親手實(shí)踐

13、中，我明白了自信的重要性。你沒有工作經(jīng)驗(yàn)沒有關(guān)系，重要的是你的能力不比別人差。相信自己可以做到，并且比別人的做更好，有自信使你更有精神和智慧。 課程設(shè)計(jì)是一次很好的鍛煉機(jī)會(huì)，我從中學(xué)的很多知識(shí)對(duì)將來的學(xué)習(xí)和工作都有很大的幫助，十分感謝學(xué)校能提供這樣一個(gè)機(jī)會(huì)。10電工電子仿真實(shí)踐課程設(shè)計(jì)（報(bào)告）參考文獻(xiàn)1 閆石. 數(shù)字電子技術(shù)M.北京：高等教育出版社，2006.2 丁磊，張海笑. 數(shù)字邏輯與EDA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書M.西安：西安電子科技大學(xué)出版社，2012.3 胡波，李衛(wèi)兵. EDA技術(shù)在數(shù)字電子技術(shù)實(shí)驗(yàn)中的應(yīng)用J.實(shí)驗(yàn)科學(xué)與技術(shù)，2011.4 劉昌華.EDA技術(shù)綜述J.計(jì)算機(jī)與數(shù)字工程，2007.5 張吉春. 現(xiàn)代EDA技術(shù)及應(yīng)用J.北京：中國人民公安大學(xué)學(xué)報(bào)，2005.6 趙輝.基于EDA技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì)J.電子設(shè)計(jì)工程，2012.11東北石油大學(xué)課程設(shè)計(jì)成績(jī)?cè)u(píng)價(jià)表課程名稱 EDA技術(shù)實(shí)踐課程設(shè)計(jì)題目名稱 加法器 學(xué)生姓名張豹學(xué)號(hào)120603140309指導(dǎo)教師姓名白麗麗 劉小斌職稱 講師副教授序