基于FPGA的波形產(chǎn)生方法研究

1、設(shè)計說明書基于FPGA的波形產(chǎn)生方法研究目 錄1引言21.1項目概述21.2設(shè)計目的21.3設(shè)計任務(wù)21.4研究思路和方法22方案論證32.1可變時鐘計數(shù)器尋址方式32.2直接數(shù)字頻率合成方式32.3 DDS原理33基于FPGA的DDS模塊的實現(xiàn)53.1現(xiàn)場可編程門陣列（FPGA）簡介53.2波形發(fā)生器的FPGA實現(xiàn)53.2.1相位累加器模塊53.2.2ROM查找表模塊63.3硬件平臺簡介83.3.1 DAC083283.3.2系統(tǒng)引腳配置94調(diào)試運行104.1系統(tǒng)仿真104.2系統(tǒng)性能測試104.2.1 正弦波104.2.2 方波114.2.3 三角波114.2.4 鋸齒波124.3 系統(tǒng)性

2、能分析125結(jié)論136參考文獻(xiàn)147附件157.1附件一：FPGA電路文件157.2 附件二：波形數(shù)據(jù)MATLAB文件161引言1.1項目概述函數(shù)信號發(fā)生器是現(xiàn)代測試領(lǐng)域常用的一種信號源，廣泛應(yīng)用于通信、雷達(dá)、測控、電子對抗等領(lǐng)域。幾乎所有電參量的測量都要用到波形發(fā)生器。隨著現(xiàn)代電子技術(shù)的飛速發(fā)展，現(xiàn)代電子測量工作對波形發(fā)生器提出了更高的要求，不僅要求能產(chǎn)生正弦波、方波等標(biāo)準(zhǔn)波形，還能根據(jù)需要產(chǎn)生任意波形，并且操作方便等?？删幊涕T陣列（FPGA）具有高集成度、高速度、可實現(xiàn)大容量存儲器功能的特性。函數(shù)發(fā)生器作為現(xiàn)代測試領(lǐng)域常用的儀器之一，若基于可編程門陣列（FPGA），即可極大地提高函數(shù)發(fā)生器

3、的性能，降低函數(shù)信號發(fā)生器的生產(chǎn)成本。此次試驗，我組做的是用數(shù)字頻率直接合成（DDS）的方式，基于FPGA的波形產(chǎn)生方法的研究。通過對DDS基本原理和工作特點，基本結(jié)構(gòu)等的學(xué)習(xí)研究，我們對任意波形發(fā)生器進(jìn)行了細(xì)致的理論分析。其次通過對FPGA的了解，使用之前學(xué)習(xí)的數(shù)字頻率直接合成的（DDS）方式，實現(xiàn)基于FPGA的任意波形發(fā)生器的研究。實驗中，通過產(chǎn)生正弦波、方波、三角波、鋸齒波等常規(guī)波形，波形頻率為150HZ44K，印證設(shè)計符合標(biāo)準(zhǔn)，進(jìn)一步產(chǎn)生任意波形。1.2設(shè)計目的通過此次試驗熟悉波形發(fā)生器的設(shè)計方法，選擇合適的方法進(jìn)行深入研究，實現(xiàn)提高函數(shù)發(fā)生器的性能，降低函數(shù)發(fā)生器的生產(chǎn)成本。學(xué)習(xí)智能

4、儀器的一般設(shè)計方法、熟悉FPGA的使用1.3設(shè)計任務(wù)通過研究波形產(chǎn)生的不同方法，選擇適當(dāng)?shù)姆绞窖兄苹贔PGA的任意波形發(fā)生器。要求可以產(chǎn)生正弦波、方波、三角波與鋸齒波等常規(guī)波形，而且能夠產(chǎn)生任意波形，從而滿足研究的需要。1.4研究思路和方法利用FPGA產(chǎn)生波形數(shù)據(jù)，并控制DA輸出模擬電壓再通過低通濾波器即可獲得所要產(chǎn)生的波形。FPGA的程序設(shè)計采用Quartus II 進(jìn)行設(shè)計，并進(jìn)行各個模塊的軟件仿真。硬件部分采用凌陽FPGA實驗箱，最后我們用40M的模擬示波器對所得波形進(jìn)行測試。項目總體方案設(shè)計2方案論證2.1可變時鐘計數(shù)器尋址方式采用可變時鐘計數(shù)器尋址波形存儲表，該方法是一種傳統(tǒng)型任意

5、波形發(fā)生器。通過改變頻率發(fā)生器的頻率設(shè)定值，實現(xiàn)調(diào)整計數(shù)器產(chǎn)生的地址變化速率，從而改變輸出的任意波形的頻率。計數(shù)器產(chǎn)生的地址碼提供讀出存儲器中波形數(shù)據(jù)所需的地址信號，波形數(shù)據(jù)依次讀出后送至高速D/A轉(zhuǎn)換器，將之轉(zhuǎn)變?yōu)槟M量，經(jīng)低通濾波器后輸出所需的波形。這種傳統(tǒng)方式的任意波形發(fā)生器采用可變時鐘和計數(shù)器尋址波形存儲表，可以產(chǎn)生連續(xù)的地址，輸出波形質(zhì)量高。但是取樣時頻率較高，對硬件的要求也較高。而且常需多級分頻或采用高性能的鎖相環(huán)，采用分頻式的任意波形發(fā)生器頻率分辨率低，鎖相式的任意波形發(fā)生器頻率切換速度慢。2.2直接數(shù)字頻率合成方式直接數(shù)字頻率合成方式（Direet Digital Synthe

6、sizer）簡稱DDS。是在一組存儲器單元中按照信號波形數(shù)據(jù)點的輸出次序存儲了所需的波形數(shù)據(jù)。在控制電路的協(xié)調(diào)下，以一定的速率周而復(fù)始的將波形數(shù)據(jù)依次發(fā)送給D/A轉(zhuǎn)換器轉(zhuǎn)換成相應(yīng)的模擬信號。該方法用頻率控制寄存器和相位累加器取代了分頻器和鎖相環(huán)電路，信號輸出穩(wěn)定度高，提高了頻率輸出分辨率和轉(zhuǎn)換時間。本項目最開始采用了可變時鐘計數(shù)器尋址方式制作，通過改變鎖相環(huán)和時鐘分頻數(shù)來改變輸出波形的頻率，這種方法頻率輸出分辨率低、轉(zhuǎn)換速度慢、穩(wěn)定性不高。后改用DDS方式產(chǎn)生，可直接通過試驗箱的按鍵改變頻率控制寄存器的值來改變輸出波形的頻率，提高了頻率分辨率、減少轉(zhuǎn)換時間。2.3 DDS原理DDS（Direc

7、t Digital Synthesizer）即直接數(shù)字合成器，是一種新型的頻率合成技術(shù)，具有較高的頻率分辨率，可以實現(xiàn)快速的頻率切換，并且在改變時能夠保持相位的連續(xù)，很容易實現(xiàn)頻率、相位和幅度的數(shù)字控制。因此，在現(xiàn)代電子系統(tǒng)及設(shè)備的頻率源設(shè)計中，尤其是在通信領(lǐng)域，直接數(shù)字頻率合成器的應(yīng)用尤為廣泛。DDS其基本結(jié)構(gòu)主要由相位累加器、寄存器、波形ROM、D/A轉(zhuǎn)換器四個部分組成，圖1 DDS結(jié)構(gòu)原理圖系統(tǒng)在系統(tǒng)時鐘的作用下工作通過改變頻率控制字的值，使相位累加器改變讀取波形ROM中數(shù)據(jù)的速度從而改變波形輸出頻率。DDS通過相位累加器來控制頻率完成波形輸出。對于正弦信號發(fā)生器其輸出可以用下面的表達(dá)式

8、進(jìn)行描述：Sout=Asint=Asin(2foutt)式中，Sout是指該信號發(fā)生器的輸出信號波形，fout是指輸出信號對應(yīng)的頻率。用基準(zhǔn)時間信號clk進(jìn)行抽樣，令正弦信號的相位為：=2foutt在一個clk周期Tclk，相位的變化量為：=2foutTclk=2foutfclk式中，fclk指clk的頻率對于2可以理解成“滿”相位，為了對進(jìn)行數(shù)字量化，把2切割成2N份，由此每個clk周期的相位增量用量化值B來表述：B2*2N且B為整數(shù)。即可解得：B2N=foutfclk即：B=2N*foutfclk顯然，信號發(fā)生器的輸出描述為：Sout=Asink-1+=asin22NBk-1+B=Afsi

9、n(Bk-1+B)式中，k-1指前一個clk周期的相位值。同樣可以得出：Bk-1k-12*2N由上面的推導(dǎo)可以看出，只要對相位的量化值進(jìn)行簡單的累加加運算，即可以得到正弦信號的當(dāng)前相位值，而用于累加的相位增量量化值B決定了信號的輸出頻率fout，并呈現(xiàn)簡單的線性關(guān)系。我們可以利用上述原理設(shè)計數(shù)字控制頻率合成器。3基于FPGA的DDS模塊的實現(xiàn)3.1現(xiàn)場可編程門陣列（FPGA）簡介現(xiàn)場可編程邏輯門陣列（英語：Field Programmable Gate Array, FPGA），是一個含有可編輯元件的半導(dǎo)體設(shè)備，可供使用者現(xiàn)場程序化的邏輯門陣列元件，它是在PAL、GAL、CPLD等可編程器件的

10、基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。主要特點：1）采用FPGA設(shè)計ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。FPGA是由存放在片

11、內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA芯片結(jié)構(gòu)：FPGA芯片主 要由7部分完成，分別為：可編程輸入輸出單元、基

12、本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。3.2波形發(fā)生器的FPGA實現(xiàn)3.2.1相位累加器模塊圖2 相位累加器結(jié)構(gòu)圖如圖相位累加器由加法器和寄存器構(gòu)成，在FPGA中我們采用32位的加法器由LPM_ADD_SUB宏模塊構(gòu)成圖3 32位累加器32位寄存器由LPM_FF宏模塊擔(dān)任。圖4 32位寄存器32位寄存器和32位累加器共同構(gòu)成了32相位累加器連接如圖圖5 32位相位累加器其中高6位A31.26作為波形ROM的地址輸入。3.2.2ROM查找表模塊圖6 波形查找表結(jié)構(gòu)圖ROM查找表由LPM_ROM宏模塊擔(dān)任，設(shè)置為8位64個字圖7 波

13、形ROM在rom.mif文件中錄入波形數(shù)據(jù)，我們可以通過MATLAB生成任意我們想要得到的波行數(shù)據(jù)；圖8 正弦波rom.mif文件數(shù)據(jù)q7.0接D/A的數(shù)據(jù)口即可將ROM表中的數(shù)據(jù)轉(zhuǎn)化為模擬量輸出。圖9 系統(tǒng)整體原理圖時鐘信號接電路上的50M晶振然后經(jīng)過分頻為電路提供時鐘信號。3.3硬件平臺簡介3.3.1 DAC0832本實驗硬件平臺使用凌陽FPGA試驗箱，F(xiàn)PGA為Altera公司的EP2C35F672C6，芯片主頻50M。圖10 凌陽FPGA實驗箱實驗采用的DAC芯片為DAC0832，分辨率8位，轉(zhuǎn)換時間為1us。通過DA將數(shù)據(jù)量裝換為模擬量再經(jīng)過低通濾波器得到所需波形。圖11 DAC08

14、32引腳圖表1 DAC0832引腳功能圖3.3.2系統(tǒng)引腳配置圖12 系統(tǒng)引腳配置用Quartus II 設(shè)計好FPGA程序以后需要將所用管腳與硬件電路鎖定，可以通過程序控制實驗箱相應(yīng)部分電路，其中P0.7接DAC0832數(shù)據(jù)口，CS、ILE接DAC0832的使能端CS和ILE。CLK接板子50晶振腳為系統(tǒng)提供時鐘信號。B16.23接按鍵可通過改變按鍵改變輸出頻率。圖13 按鍵原理電路4調(diào)試運行4.1系統(tǒng)仿真采用Quartus II自帶的仿真工具進(jìn)行仿真，首先建立波形仿真文件，時鐘信號CLK輸入為1us占空比為50%，頻率控制字為33554431仿真結(jié)果如下圖，顯然各個功能模塊工作正常，按時序

15、輸出，同時P0.7按照預(yù)想輸出了所需波形數(shù)據(jù)仿真圖如下：圖14 系統(tǒng)仿真結(jié)果4.2系統(tǒng)性能測試通過實驗測試，得出能夠穩(wěn)定輸出頻率范圍：150HZ44K以下是在不同頻率下的常見波形： 4.2.1 正弦波 （1）頻率為20K的波形輸出波形穩(wěn)定，當(dāng)頻率大于44K或小于150HZ時輸出波形跳動無法得到穩(wěn)定波形，有時會出現(xiàn)某個點的跳變。當(dāng)頻率較高時會出現(xiàn)毛刺。 到頻率到達(dá)200多K以后波形變形變成三角波。圖15 頻率為150HZ的正弦波形 圖16 頻率為44K的正弦波形 圖17 頻率為250K時的正弦波形4.2.2 方波 對于方波當(dāng)頻率較高時會出現(xiàn)上升時間的延遲導(dǎo)致波形變形（ 圖18 頻率為20K的方波

16、 圖19 頻率為2K的方波4.2.3 三角波對于三角波同樣由于頻率的增加導(dǎo)致波形出現(xiàn)毛刺和在某些節(jié)點出現(xiàn)跳變。 圖20 頻率為2K的波形三角波形 圖21 頻率為20K的三角波形 4.2.4 鋸齒波對于三角波同樣由于頻率的增加導(dǎo)致波形出現(xiàn)毛刺和在某些節(jié)點出現(xiàn)跳變。 圖20 頻率為2K的波形鋸齒波形 圖21 頻率為20K的鋸齒波形4.3 系統(tǒng)性能分析通過實驗我們發(fā)現(xiàn)我們通過測試得到的頻率并不能達(dá)到我們FPGA的輸如時鐘頻率、我們得到的波形頻率并不是特別的精準(zhǔn)，不會特別低和高。主要原因如下：（1） 采樣頻率和時鐘頻率并不相同根據(jù)奈奎施特采樣定理只有當(dāng)采樣頻率帶到原波形頻率的2倍以上波形才能夠比較真實

17、的還原，所以會有時鐘頻率和波形頻率的差異，使輸出的波形頻率不為時鐘頻率。（2） 硬件電路限制波形我們采用的試驗箱DAC0832芯片分辨率為8位，建立時間為1us。從理論上來說可以到達(dá)的最高輸出頻率為1M。由于奈奎施特采樣定理可知我們能夠到達(dá)的頻率要小得多。同時8位的DAC分辨率較低得到的波形在頻率過高和過低會長生毛刺、變形等情況。（3） 程序設(shè)計缺陷我們的ROM表精度為8位深度為64。這個表的精度較低我們考慮到DAC為8位所以我們的表精度為8位。同時為了綜合考慮輸出波形的速度，我們ROM表的深度只有64.這樣精度不是特別高也是導(dǎo)致波形變形的原因。5結(jié)論通過QuartusII設(shè)計FPGA程序，研

18、究基于FPGA的波形產(chǎn)生方法。我們通過DDS方法成功設(shè)計出了任意波形的產(chǎn)生，并進(jìn)行了系統(tǒng)仿真與測試能夠產(chǎn)生正弦波、鋸齒波、三角波、方波，經(jīng)測試在150HZ44K之間波形穩(wěn)定。通過改變波形ROM的數(shù)據(jù)即可產(chǎn)生15044K頻率范圍類的任意波形。同時我們可以根據(jù)試驗箱的按鍵對輸出波形頻率進(jìn)行在線調(diào)節(jié)。通過本次試驗我們熟悉掌握了FPGA的使用，能夠通過DDS方法產(chǎn)生任意波形，為我們的設(shè)計提供支持。參考文獻(xiàn)1. 周潤景, 蘇良碧 基于Quartus 的數(shù)字系統(tǒng)Verilog HDL設(shè)計實例詳解2. 潘松，黃繼業(yè)，陳龍EDA技術(shù)與Verilog HDL編著3. 畢業(yè)設(shè)計(論文)-基于FPGA的函數(shù)信號發(fā)生器的設(shè)計與實現(xiàn)4. 基于FPGA的任意波形發(fā)生器的研究與設(shè)計5. 使用QUARTUS II做FPGA開發(fā)全流程%2C傻瓜式詳細(xì)教程7附件7.1附件一：FPGA電路文件7.2 附件二：波形數(shù)據(jù)MATLAB文件%function wave_rom%產(chǎn)生函數(shù)信號發(fā)生器的數(shù)據(jù)clear allclcclose allN = 64;a(1:1:N)=0;%存儲8位的波形數(shù)據(jù)（0-2