課程設(shè)計(jì)——簡(jiǎn)易電子琴的設(shè)計(jì)

1、××××大學(xué)××學(xué)院××××系課程設(shè)計(jì)報(bào)告 成績(jī)： 分××××系課 程 設(shè) 計(jì) 報(bào) 告 書(shū)課程設(shè)計(jì)名稱(chēng)電子產(chǎn)品綜合設(shè)計(jì)題 目簡(jiǎn)易電子琴的設(shè)計(jì)學(xué) 生 姓 名專(zhuān) 業(yè)班 級(jí)指 導(dǎo) 教 師日期： 2010 年 7 月 5 日摘要：本課程是采用EDA和CPLD技術(shù)設(shè)計(jì)的一個(gè)簡(jiǎn)易的八音符電子琴，該系統(tǒng)基于計(jì)算機(jī)中時(shí)鐘分頻器的原理，采用自頂向下的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)，它可以通過(guò)按鍵輸入來(lái)控制音響。系統(tǒng)由樂(lè)曲自動(dòng)演奏模塊、音調(diào)發(fā)生模塊和數(shù)控分頻模塊三個(gè)部分組成。系統(tǒng)實(shí)現(xiàn)是用硬件

2、描述語(yǔ)言VHDL按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程、時(shí)序仿真、整合。關(guān)鍵詞：電子琴，EDA，VHDL，CPLDAbstract: This course is designed using EDA and CPLD technology as a simple eight-note keyboard, which is based on the principle of the computer clock divider, designed by top-down approach to implementation, it can be controlled through key inp

3、ut audio. System by the decoder module and the NC frequency module composed of three parts. System implementation is to use hardware description language VHDL modular way by design, then programming, timing simulation, integration.Key Words：Electric piano, EDA, VHDL, CPLD 目 錄1.總體設(shè)計(jì)方案11.1簡(jiǎn)易電子琴設(shè)計(jì)方11.2

4、 電子琴設(shè)計(jì)原理11.2.1頂層文件的設(shè)計(jì)11.2.2八音符的設(shè)置22.單元模塊設(shè)計(jì)32.1數(shù)控分頻模塊設(shè)計(jì)32.1.1數(shù)控分頻器原理圖設(shè)計(jì)32.1.2數(shù)控分頻器原理圖輸入方法流程32.3.頂層文件的設(shè)計(jì)63.系統(tǒng)調(diào)試73.1 Quartus II系統(tǒng)仿真的介紹73.2 時(shí)序仿真73.3 電路功能驗(yàn)證104.設(shè)計(jì)總結(jié)115.參考文獻(xiàn)126.附錄13前言EDA技術(shù)發(fā)展迅猛，已在科研、產(chǎn)品設(shè)計(jì)與制造及教學(xué)等各方面都發(fā)揮著巨火的作用。EDA代表了當(dāng)今電子產(chǎn)品設(shè)計(jì)的最新發(fā)展方向，利用EDA工具，電子工程師不僅可以在計(jì)算機(jī)上設(shè)計(jì)電子產(chǎn)品，還可以將電子產(chǎn)品從電路設(shè)計(jì)、模擬實(shí)驗(yàn)、性能分忻、到設(shè)計(jì)出PCB印制

5、板的整個(gè)過(guò)程在計(jì)算機(jī)上處理完成。 EDA技術(shù)是電子設(shè)計(jì)的發(fā)展趨勢(shì)，利用EDA工具可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作。EDA工具從數(shù)字系統(tǒng)設(shè)計(jì)的單一領(lǐng)域，發(fā)展到今天，應(yīng)用范圍已涉及模擬、微波等多個(gè)領(lǐng)域，可以實(shí)現(xiàn)各個(gè)領(lǐng)域電子系統(tǒng)設(shè)計(jì)的測(cè)試、設(shè)計(jì)方針和布局布線等。設(shè)計(jì)者只要完成對(duì)電子系統(tǒng)的功能描述，就可以利用計(jì)算機(jī)和工具，進(jìn)行設(shè)計(jì)處理，最終得到設(shè)計(jì)結(jié)果。采用可編程邏輯器件通過(guò)對(duì)器件內(nèi)部的設(shè)計(jì)來(lái)實(shí)現(xiàn)系統(tǒng)功能，是一種基于芯片的設(shè)計(jì)方法。設(shè)計(jì)者可以根據(jù)定義器件的內(nèi)部邏輯很引出端，將電路板設(shè)計(jì)的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行，通過(guò)對(duì)芯片設(shè)計(jì)實(shí)現(xiàn)數(shù)字系統(tǒng)的邏輯功能。用硬件描述語(yǔ)言進(jìn)行電路與系統(tǒng)的設(shè)計(jì)

6、是當(dāng)前EDA技術(shù)的重要特征。硬件描述語(yǔ)言的突出優(yōu)點(diǎn)是：語(yǔ)言的公開(kāi)可利用性；設(shè)計(jì)與工藝的無(wú)關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；便于設(shè)計(jì)的復(fù)用和繼承等。目前常用的IEEE標(biāo)準(zhǔn)硬件描述語(yǔ)言有VHDL。1. 總體設(shè)計(jì)方案1.1簡(jiǎn)易電子琴設(shè)計(jì)方案圖1 簡(jiǎn)易電子琴總體設(shè)計(jì)方案功能介紹：首先通過(guò)按鍵來(lái)控制譯碼器產(chǎn)生相應(yīng)音符頻率的計(jì)數(shù)值，并且發(fā)送到數(shù)控分屏器。然后再由數(shù)控分頻器將其還原成對(duì)應(yīng)的頻率。最后又將此頻率發(fā)送到蜂鳴器，使蜂鳴器發(fā)出相應(yīng)的音樂(lè)信號(hào)。1.2 電子琴設(shè)計(jì)原理1.2.1頂層文件的設(shè)計(jì)本課程設(shè)計(jì)主要是基于VHDL文本輸入法和原理圖輸入法設(shè)計(jì)8音符樂(lè)曲演奏電路，該系統(tǒng)基于計(jì)算機(jī)中時(shí)鐘

7、分頻器的原理，采用自頂向下的設(shè)計(jì)方法來(lái)實(shí)現(xiàn)，通過(guò)按鍵輸入來(lái)控制音響。系統(tǒng)由譯碼電路模塊和數(shù)控分頻模塊兩個(gè)部分組成，電子琴系統(tǒng)的整體組裝設(shè)計(jì)原理圖如圖2所示。圖2 電子琴系統(tǒng)的整體組裝設(shè)計(jì)原理圖由于設(shè)計(jì)是分模塊組成，每個(gè)單獨(dú)的模塊都是一個(gè)完整的源程序，分別實(shí)現(xiàn)不同性質(zhì)的功能，但是每個(gè)模塊又是緊密關(guān)聯(lián)的，前一個(gè)模塊的輸出很可能是后一模塊的輸入。如譯碼器模塊的音符信號(hào)輸出就是分頻器模塊的音符信號(hào)輸入。 系統(tǒng)實(shí)現(xiàn)是用硬件描述語(yǔ)言VHDL和原理圖輸入按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程、時(shí)序仿真、電路功能驗(yàn)證，奏出美妙的樂(lè)曲。該設(shè)計(jì)最重要的一點(diǎn)就是通過(guò)按鍵控制不同的音調(diào)發(fā)生，每一個(gè)音調(diào)對(duì)應(yīng)不同的頻率，從而

8、輸出對(duì)應(yīng)頻率的聲音。在實(shí)驗(yàn)板上使用了一個(gè)交流蜂鳴器，其硬件原理圖如圖3所示。為了增加I/O的驅(qū)動(dòng)能力，在此采用了PNP型三極管，這樣只要在PNP基極上給一定頻率的的脈沖，蜂鳴器BUZZ就會(huì)發(fā)出悅耳的音樂(lè)。圖3 蜂鳴器原理圖1.2.2八音符的設(shè)置 樂(lè)曲演奏的原理：組成樂(lè)曲的每個(gè)音符的頻率值（音調(diào)）及其持續(xù)時(shí)間（音長(zhǎng)）是音樂(lè)演奏的兩個(gè)基本數(shù)據(jù)。因此需控制輸出到揚(yáng)聲器的激勵(lì)信號(hào)的頻率高低和該頻率信號(hào)持續(xù)的時(shí)間。頻率的高低決定了音調(diào)的高低，不同的頻率的信號(hào)都是從同一個(gè)基準(zhǔn)頻率分頻而得到的，所以我們可以利用數(shù)控分頻完成電子琴的設(shè)計(jì)。對(duì)于相對(duì)固定的CLK時(shí)鐘頻率，輸入不同的預(yù)置值D時(shí)，輸出端qout上的信

9、號(hào)頻率也隨之不同，連接到揚(yáng)聲器上輸出的音調(diào)也不同。音名與頻率的關(guān)系如表1所示。表1 音名與頻率的關(guān)系音名頻率（Hz）D部對(duì)應(yīng)值中音1523545中音25871376中音36592124中音46992471中音57843091中音68803648中音79884145高音1104743732.單元模塊設(shè)計(jì)2.1數(shù)控分頻模塊設(shè)計(jì)2.1.1數(shù)控分頻器原理圖設(shè)計(jì) 利用原理圖輸入設(shè)計(jì)方法完成對(duì)數(shù)控分頻器的設(shè)計(jì)，頻器原理圖如圖4所示。 圖4 數(shù)控分頻器原理圖對(duì)數(shù)控分頻器的功能就是當(dāng)輸入端給出不同的輸入數(shù)據(jù)時(shí)，對(duì)應(yīng)分頻器產(chǎn)生不同的分頻比，從而對(duì)輸入的時(shí)鐘信號(hào)進(jìn)行不同的分頻。 2.1.2數(shù)控分頻器原理圖輸入方法

10、流程 （1）首先建立自己的工程目錄，然后利用Quartus II軟件中的File選項(xiàng)中選擇New Project Wizard工具選項(xiàng)創(chuàng)建模塊的工程文件，如圖5所示。 圖5 新建數(shù)控分頻器工程（2）然后再File選項(xiàng)中選擇NEW窗口，并在NEW窗口中的Device Design Files中選擇Block Diaqram /Schematic File,如圖4所示。再在Block Diaqram /Schematic File原理圖輸入的編輯框中輸入數(shù)控分頻模塊，如圖6所示。圖6選擇原理圖輸入源程序（3）在原理圖文件fpq輸入完成后，對(duì)該文件進(jìn)行綜合處理，若在綜合過(guò)程中發(fā)現(xiàn)錯(cuò)誤，綜合過(guò)程中工程

11、管理窗口下方的Processing欄中的會(huì)出現(xiàn)文件的錯(cuò)誤（紅字）或警告（藍(lán)字）信息，按照所提示的信息雙擊紅字修改錯(cuò)誤，直至綜合成功為止，綜合成功如圖7所示.圖7 目標(biāo)文件綜合成功（4）在綜合適配成功后，這時(shí)對(duì)fpq 模塊進(jìn)行打包，生成可調(diào)用元件，以便在頂層文件的使用。選擇菜單FileCreate/UpdateCreate Symbol files for current Files for Current File項(xiàng),如圖8所示。圖8 打包fpq文件（5）數(shù)控分頻模塊就建立完成了，打包后數(shù)控分頻模塊如圖9所示。圖9 數(shù)控分頻模塊2.2.譯碼電路設(shè)計(jì)對(duì)于譯碼器將采用鍵盤(pán)按鍵的方式來(lái)控制音符的輸入

12、，即是不同的按鍵分別來(lái)控制分頻器輸入端D的固定值，從而使我們能手動(dòng)輸入樂(lè)曲。因此采用文本輸入方法完成對(duì)譯碼電路的設(shè)計(jì)。譯碼電路文本輸入方法流程：（1）第一步如原理圖輸入方式一樣將工程文件保存在已建好的工程目錄下，注意保存在同一工程目錄下，如圖10所示。圖10 新建譯碼器工程（2）在Filenew窗口中的Device Design Files中選擇VHDL Files, 在VHDL文本編譯窗口中輸入譯碼模塊的VHDL程序，如圖11所示。圖11 選擇VHDL輸入源程序（3)jsq譯碼模塊的綜合適配和打包成元件的方法與數(shù)控分頻模塊一樣。（4）整個(gè)jsq譯碼模塊就建立完成，如圖12所示。圖12 譯碼模

13、塊2.3.頂層文件的設(shè)計(jì)該模塊是整個(gè)電子琴設(shè)計(jì)的核心，同樣采用原理圖輸入的方式進(jìn)行輸入，第一步建立好工程以后點(diǎn)擊nextnext選擇設(shè)置目標(biāo)器件。所選擇的目標(biāo)器件是MAX7000S系列EPM7128SLC84-10芯片。如圖13所示。后面的流程與數(shù)控分頻模塊一樣。 圖13 選擇目標(biāo)器件3.系統(tǒng)調(diào)試3.1 Quartus II系統(tǒng)仿真的介紹系統(tǒng)功能即實(shí)現(xiàn)系統(tǒng)的仿真，系統(tǒng)仿真是在實(shí)際系統(tǒng)上進(jìn)行實(shí)驗(yàn)研究比較困難時(shí)適用的必不可少的工具，它是指通過(guò)系統(tǒng)模型實(shí)驗(yàn)去研究一個(gè)已經(jīng)存在或正在設(shè)計(jì)的系統(tǒng)的過(guò)程，通俗地講，就是進(jìn)行模型實(shí)驗(yàn)。因而，系統(tǒng)仿真的結(jié)果決定整個(gè)課程設(shè)計(jì)任務(wù)完成的到位程度。系統(tǒng)仿真是對(duì)工程綜合

14、適配成功后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，來(lái)測(cè)試設(shè)計(jì)是否滿足要求。 3.2 時(shí)序仿真編譯完成后，可以對(duì)所進(jìn)行的設(shè)計(jì)進(jìn)行仿真，下面簡(jiǎn)單介紹一下仿真的步驟。(1) 打開(kāi)波形編譯器，選擇菜單File中的New項(xiàng)，在New窗口中選擇Other Files中的Vector Waveform File,單擊OK按鈕，即出現(xiàn)空白的波形編輯器,如圖14所示。圖14 選擇編輯矢量波形文件及波形編輯器(2) 在Edit菜單中選擇End Time項(xiàng)設(shè)置仿真時(shí)間區(qū)域，在彈出的窗口中的Time欄處輸入100，單位選“us”,整個(gè)仿真域的時(shí)間即設(shè)定為100us，單擊OK完成設(shè)置，如圖15所示。 圖15 設(shè)置仿真時(shí)間

15、長(zhǎng)度（3） 將所建工程的端口信號(hào)名選入波形編輯器中，雙擊Name下的空白處，選擇Node Finder選項(xiàng)。彈出端口選擇對(duì)話框，在Filter框中選Pins:all,然后單擊List按鈕，于是在下方的Nodes Found窗口中出現(xiàn)設(shè)計(jì)中的所建工程的所有端口引腳名，點(diǎn)擊“”全部加載，如圖16所示。圖16 向波形編輯器拖入信號(hào)節(jié)點(diǎn)（4）編輯輸入相對(duì)應(yīng)的時(shí)鐘激勵(lì)信號(hào)CLK和對(duì)應(yīng)的輸入端口值，本課程采用的器件的輸入系統(tǒng)時(shí)鐘信號(hào)CLK為4MHZ。單擊時(shí)鐘信號(hào)名CLK，使之變成藍(lán)色條，再單擊左列的時(shí)鐘設(shè)置鍵，在Clock窗口中設(shè)置CLK的時(shí)鐘的周期；占空比默認(rèn)50，如圖17所示。 圖17 設(shè)置時(shí)鐘CLK

16、的周期（5）在仿真文件綜合編譯無(wú)錯(cuò)誤的情況下，運(yùn)行仿真文件，得到仿真波形圖。 數(shù)控分頻模塊的仿真如圖18所示。圖18 分頻器仿真該圖輸入系統(tǒng)時(shí)鐘信號(hào)CLK周期設(shè)為100ns，分頻系數(shù)d為自己定義,qout輸出信號(hào)的波形隨著分頻系數(shù)的不同也不同，因此接到揚(yáng)聲器上輸出的音調(diào)也不同。 譯碼器模塊的仿真如圖19所示圖19 譯碼器仿真 該圖反映的是使用不同的按鍵來(lái)控制對(duì)應(yīng)的分頻系數(shù)，例如：按鍵1（11111110）所設(shè)置的相對(duì)應(yīng)的分頻系數(shù)為545，即按鍵1控制中音1輸出；按鍵2控制中音2的輸出；按鍵3控制中音3的輸出。 簡(jiǎn)易電子琴整個(gè)系統(tǒng)的仿真如圖20所示。圖20 簡(jiǎn)易電子琴整個(gè)系統(tǒng)的仿真 該圖輸入系統(tǒng)

17、時(shí)鐘信號(hào)CLK周期設(shè)為100ns，通過(guò)對(duì)按鍵的輸入來(lái)控制不同的頻率的輸出，從而揚(yáng)聲器發(fā)出不同的音符。鍵盤(pán)輸入信號(hào)KEY為11111110，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為11111101，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為11111011，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為11110111，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為11101111，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為11011111，輸出音符信號(hào)BUZZ 變?yōu)橹幸?；鍵盤(pán)輸入信號(hào)KEY為10111111，輸出音符信號(hào)BUZZ 變?yōu)橹幸?/p>

18、7；鍵盤(pán)輸入信號(hào)KEY為01111111，輸出音符信號(hào)BUZZ 變?yōu)楦咭?。在仿真時(shí)由于系統(tǒng)各方面原因影響，出現(xiàn)延時(shí)屬于正?，F(xiàn)象。3.3 電路功能驗(yàn)證如果說(shuō)前面的過(guò)程都是理論上進(jìn)行軟件設(shè)計(jì)制作，那么電路驗(yàn)證則是硬件產(chǎn)生實(shí)際結(jié)果的必要步驟，它是軟件編程導(dǎo)入硬件系統(tǒng)得到最終設(shè)計(jì)目標(biāo)的一個(gè)過(guò)程。此課程設(shè)計(jì)中主要用到的硬件設(shè)施是MAX7000S系列EPM7128SLC84-10芯片、一個(gè)4MHz的頻率元件、揚(yáng)聲器、鍵盤(pán)或脈沖開(kāi)關(guān)、發(fā)光二極管等，硬件和軟件系統(tǒng)相連接的樞紐就是芯片引腳和序中所有輸入輸出之間對(duì)應(yīng)的關(guān)系，管腳的鎖定表如表2所示。表2 管腳的鎖定表 PinNode Name83CLK56Key

19、157Key258Key360Key461Key563Key664Key765Key870BUZZ在選擇好芯片以及設(shè)置引腳值后，下載源程序到此芯片上，單擊programmer打開(kāi)程序下載窗口，如圖21所示。確認(rèn)編程器硬件是否已安裝好，安裝好后單擊start開(kāi)始下載。圖21 程序下載4.設(shè)計(jì)總結(jié)通過(guò)這次VHDL課程設(shè)計(jì)，不僅增強(qiáng)了我們的實(shí)踐動(dòng)手能力，也讓我們對(duì)課堂上所學(xué)到的理論知識(shí)的理解加深了許多，這給我們提供了一個(gè)在學(xué)習(xí)生活中很難得的理論聯(lián)系實(shí)際的機(jī)會(huì)。能夠借此機(jī)會(huì)了解到部分EDA技術(shù)的知識(shí)和學(xué)習(xí)運(yùn)用其中一種硬件描述語(yǔ)言VHDL編程實(shí)現(xiàn)各種常用器件的功能，這是在哪堂講課上都得不到的一筆財(cái)富。另

20、一方面我們也發(fā)現(xiàn)了在平時(shí)學(xué)習(xí)過(guò)程中難于發(fā)現(xiàn)的許多缺點(diǎn)跟不足。比如實(shí)踐機(jī)會(huì)過(guò)少，所學(xué)的理論知識(shí)不能靈活運(yùn)用，在遇到實(shí)際的問(wèn)題時(shí)無(wú)法正確處理；再者在課堂上獲得的專(zhuān)業(yè)知識(shí)過(guò)于淺顯，很多的有關(guān)基本操作原理、操作方法都理解不了；課外知識(shí)了解的也過(guò)少，導(dǎo)致在課程設(shè)計(jì)初期，面對(duì)完全陌生的設(shè)計(jì)課題無(wú)從下手，不知所措。這就提醒我們?cè)谄綍r(shí)的學(xué)習(xí)生活中不能一味埋頭于面前的課本知識(shí)，畢竟當(dāng)今社會(huì)競(jìng)爭(zhēng)越發(fā)激烈，而學(xué)校能教授的東西有限，要想在人才市場(chǎng)中脫穎而出就只能靠我們自己。當(dāng)然，在學(xué)習(xí)之余我們更應(yīng)該積極參加各種有關(guān)專(zhuān)業(yè)知識(shí)的實(shí)踐活動(dòng)和比賽，鞏固所學(xué)理論，多注意培養(yǎng)初步的實(shí)際工作能力和專(zhuān)業(yè)技術(shù)能力，這樣在以后的工作崗位上不會(huì)顯得那么倉(cāng)促與生疏。5.參考文獻(xiàn)1 潘松、黃繼業(yè). EDA技術(shù)使用教程；科學(xué)出版社，20072 曹昕燕、周鳳臣. 聶春燕. EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)；清華大學(xué)出版社，20063 黃仁欣.