EDA題庫(復(fù)習(xí))

1、一、填空1、與軟件語言編譯的作用相似，在硬件語言中稱之為 _。綜合2、綜合是將描述電路的高級語言轉(zhuǎn)換為低級的，可與FPGA/CPLD 結(jié)構(gòu)相映射的 _ 文件。網(wǎng)表3、綜合可分為自然語言綜合、行為綜合、 _ 和 _ 。邏輯綜合 結(jié)構(gòu)綜合4、仿真包括 _仿真和 _仿真，其中 _仿真包含硬件特性參數(shù)，仿真精度高。功能 時(shí)序 時(shí)序5、對 CPLD 的程序下載通常稱為編程，對 FPGA 的程序下載通常稱為 _，二者作用一樣。配置6、可編程邏輯器件的業(yè)界三巨頭是ALTERA 、 _ 和 _。Lattice XILINX7、簡單 PLD 包括 PROM、_ 、_ 和 GAL 。其中 _為與陣列固定，或陣列可

2、編程。PLA PAL PROM8、 IP 英文全稱是 Intellectual Property ，中文含義是 _ ，可分為 _ 、 _和固 IP。知識產(chǎn)權(quán)核 軟 IP 硬 IP9、 可編程邏輯器件從結(jié)構(gòu)上分類，簡單PLD 和 CPLD 屬于_ 結(jié)構(gòu)，F(xiàn)PGA 屬于_結(jié)構(gòu)。乘積項(xiàng) 查找表10、 可編程邏輯器件從編程工藝上可分為熔絲型、反熔絲型、EPROM 型、 _ 型和 _ 型。E2PROM SRAM11、_PLD 的基本結(jié)構(gòu)包括輸入電路、和輸出電路。與陣列 或陣列12、_ MAX7000 系列 CPLD 以 16 個(gè)宏單元構(gòu)成一個(gè)， 而每個(gè)宏單元包括 5 個(gè) _。邏輯陣列塊 乘積項(xiàng)13、 乘

3、積項(xiàng)擴(kuò)展分為 _ 擴(kuò)展乘積項(xiàng)和 _ 擴(kuò)展乘積項(xiàng)兩種方式。共享 并聯(lián)14、 FLEX10K 系列 FGPA 以 8 個(gè)邏輯單元構(gòu)成一個(gè) _，每個(gè)邏輯單元包含一個(gè)四輸入的 _邏輯陣列塊 查找表15、_對于 MAXPLUSII 軟件，有四種新建文件形式，分別是、符號、 _和波形。圖形 文本16、_在 VHDL 程序結(jié)構(gòu)中， _ 用于描述輸入輸出端口，用于描述系統(tǒng)的內(nèi)部結(jié)構(gòu)和行為。實(shí)體 結(jié)構(gòu)體17、_在 VHDL 中與 BIT 數(shù)據(jù)類型很象，且應(yīng)用更廣泛的數(shù)據(jù)類型是 _ 。STD_LOGIC18、 a=0 ,b= 1 則 b&a=_, a and b=_ 。10 019、 斷言語句主要用于程序

4、仿真，給出的提示信息分為4 類，分別是失敗、 _ 、警告和注意。錯(cuò)誤20、 常用的面積優(yōu)化技術(shù)包括 _ 、 _和串行化。資源共享 邏輯優(yōu)化21、_ 一個(gè)完整的 VHDL 設(shè)計(jì)文件通常包括5 個(gè)部分，分別是庫、程序包、 _、 _ 和_ 。實(shí)體 結(jié)構(gòu)體 配置22、_VHDL 的數(shù)據(jù)對象包括常量、和。變量 信號23、 常用的速度優(yōu)化技術(shù)包括 _ 、 _ 和關(guān)鍵路徑法。流水線技術(shù) 寄存器配平24、_常用的硬件描述語言除 VHDL 外還有、 AHDL 。Verilog25、 std_logic 數(shù)據(jù)類型包括 9 種狀態(tài)，其中最常用的是 _ 、 _ 和 Z。1 026、最典型的兩種狀態(tài)機(jī)是 _狀態(tài)機(jī)和 _

5、 狀態(tài)機(jī)。摩爾 米粒27、 原來處理一個(gè)信號需時(shí)間 T,處理 5 個(gè)信號需 5T,如采用采用 3 級流水線技術(shù)處理 5 個(gè)信號需 _ 時(shí)間。7T/328、 當(dāng)進(jìn)程中的敏感信號表為空時(shí)，可通過 _ 語句控制進(jìn)程的執(zhí)行和掛起。WAIT29、_VHDL 的基本語句分為 _語句和語句兩大， 進(jìn)程語句屬于。并行 順序 并行30、 子程序是結(jié)構(gòu)體的一種子結(jié)構(gòu)，由一組順序語句組成，包括 _和 _兩類。函數(shù) 過程31、 端口表指明輸入 /輸出信號及其模式，端口模式共有四種，包括IN 、 _ 、 _ 、 BUFFER 。OUT INOUT32、 可編程邏輯器件從結(jié)構(gòu)上可分為 _結(jié)構(gòu)和 _結(jié)構(gòu)。乘機(jī)項(xiàng) 查找表33

6、、 在編程方式上， CPLD 主要基于E2PROM或FLASH存儲器編程，而FPGA 主要基于 _ 編程。SRAM34、_Altera 公司是著名的 PLD 生產(chǎn)廠商，其 CPLD 的代表產(chǎn)品是 _系列，而 FPGA 的代表產(chǎn)品是 _ 系列。MAX7000 FLEX10K35、 _ 邊界掃描技術(shù)主要用于解決可編程邏輯器件芯片的測試問題。JTAG36、_ VHDL 程序存盤的文件名應(yīng)與名一致。實(shí)體37、_ VHDL 語言的結(jié)構(gòu)體包括三種子結(jié)構(gòu)，分別是塊、和。進(jìn)程 子程序38、 進(jìn)程具有順序和并行的雙重特性是因?yàn)槠浔旧硎?_ ，但其內(nèi)部的語句是 _ 。并行語句 順序執(zhí)行39、 塊語句作為結(jié)構(gòu)體的一

7、種子結(jié)構(gòu)，只是起單純的分段作用，其內(nèi)部都是 _ 語句。 并行40、 信號帶入語句既可以是順序語句，也可以是并行語句，當(dāng)其處于進(jìn)程內(nèi)時(shí)它是_ 語句。順序41、_ MAXPLUS 默認(rèn)已將 STD 庫的程序包包含了， 所以使用標(biāo)準(zhǔn)數(shù)據(jù)類型時(shí)無需引用庫和程序包。STANDARD42、 8#156#對應(yīng)的十進(jìn)制數(shù)是 _ 。11043、 16#E1#E2 對應(yīng)的十進(jìn)制數(shù)是 _。5760044、 2#1101_1110#對應(yīng)的十進(jìn)制數(shù)是 _ 。22245、 1001010 的 SRL 結(jié)果是_ , 1001010 的 SLA 的結(jié)果是 _。0100101 001010046、_在 VHDL 語言中表示空操

8、作的是。NULL47、 一個(gè)結(jié)構(gòu)體可以有多個(gè)進(jìn)程語句，進(jìn)程與進(jìn)程是 _ 執(zhí)行的，進(jìn)程間通過 _ 進(jìn)行數(shù)據(jù)交換。并行 信號48、 狀態(tài)機(jī)常用的有三種編碼方式分別是二進(jìn)制編碼、 _ 和 ONE HOT 編碼，其中使用觸發(fā)器較多但速度最快的是 _。格雷碼 ONE HOT 編碼，單選1、 IP 核在 EDA 技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL 等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的 IP 核為_。AA .軟 IPB.固 IPC.硬 IPD.都不是2、 大規(guī)?？删幊唐骷饕蠪PGA CPLD 兩類，下列對 FPGA 結(jié)構(gòu)與工作原理的描述中，正確的是 _。CA. FPG

9、A 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B. FPGA 是全稱為復(fù)雜可編程邏輯器件；C. 基于 SRAM 的 FPGA 器件，在每次上電后必須進(jìn)行一次配置；D. 在 Altera 公司生產(chǎn)的器件中，MAX7000 系列屬 FPGA 結(jié)構(gòu)。3、 進(jìn)程中的變量賦值語句，其變量更新是 _ 。 AA. 立即完成； B. 按順序完成； C. 在進(jìn)程的最后完成； D. 都不對。4、 VHDL 語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述_。DA. 器件外部特性； B. 器件的綜合約束； C. 器件外部特性與內(nèi)部功能； D. 器件的內(nèi)部功能。5、 下列標(biāo)識符中， _ 是

10、不合法的標(biāo)識符。 BA.State0 B. 9moon C. Not_Ack_0 D. signall6、 關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中最大的一個(gè)： _。AC. 2#1111_1110#B.8#276#C.10#170#D.16#E#E17、 下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)，那一種說法是不正確的_。 CA. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C. 原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述；D. 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。8、 下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系

11、統(tǒng)設(shè)計(jì)，哪一種說法是正確的：_ BA. 原理圖輸入設(shè)計(jì)方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法C. 原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述D. 原理圖輸入設(shè)計(jì)方法不適合進(jìn)行層次化設(shè)計(jì)9、 在一個(gè) VHDL 設(shè)計(jì)中 idata 是一個(gè)信號，數(shù)據(jù)類型為_ integer，數(shù)據(jù)范圍 Oto 127，下面哪個(gè)賦值語句是正確的。 CA. idata :=32;B.idata = 16#AO#; C.idata = 16#7#E1; D.idata :=B#1O1O#;10、 大規(guī)?？删幊唐骷饕蠪PGA CPLD 兩類，下列對 CPLD 結(jié)構(gòu)

12、與工作原理的描述中，正確的是： _DA.CPLD 是基于查找表結(jié)構(gòu)的可編程邏輯器件C.早期的 CPLD 是從 FPGA 的結(jié)構(gòu)擴(kuò)展而來B.CPLD 即是現(xiàn)場可編程邏輯器件的英文簡稱D.在 Xilinx 公司生產(chǎn)的器件中，XC9500 系列屬 CPLD 吉構(gòu)11、 基于 VHDL 設(shè)計(jì)的仿真包括有門級時(shí)序仿真、行為仿真、功能仿真和前端功能仿真這四種，按照自頂向下的設(shè)計(jì)流程，其先后順序應(yīng)該是： _ DA.B.C .D .12、 在 VHDL 語言中，下列對進(jìn)程（PROCESS語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是 _。CA. PROCES 為一無限循環(huán)語句；敏感信號發(fā)生更新時(shí)啟動進(jìn)程，執(zhí)行完

13、成后，等待下一次進(jìn)程啟動。B. 敏感信號參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號；C. 進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；D. 當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程。13、 在 VHDL 語言中，下列對進(jìn)程（PROCESS語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是：_ DA. PROCES 為一無限循環(huán)語句B. 敏感信號發(fā)生更新時(shí)啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動C. 當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程D. 進(jìn)程由說明語句部分、并行語句部分和敏感信號參數(shù)表三部分組成14、 對于信號和變量的說法，哪一個(gè)是不正確的： _AA. 信號用于作為進(jìn)程中局部數(shù)據(jù)存儲單元B.

14、 變量的賦值是立即完成的C. 信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用D. 變量和信號的賦值符號不一樣15、 VHDL 語言共支持四種常用庫，其中哪種庫是用戶的VHDL 設(shè)計(jì)現(xiàn)行工作庫： _ DA. IEEE 庫 B . VITAL 庫 C. STD 庫 D . WOR 工作庫16、 下列 4 個(gè) VHDL 標(biāo)識符中正確的是： _BA 10#128# B 16#E#E1 C 74HC124 D X_1617、 下列語句中，不屬于并行語句的是： _ BA.進(jìn)程語句 B . CASE 語句 C .元件例化語句 D . WHEN- ELSE語句18、 大規(guī)?？删幊唐骷饕?FPGA CPLD 兩類，下

15、列對 FPGA 吉構(gòu)與工作原理的描述中，正確的是 _ 。CA. FPGA 全稱為復(fù)雜可編程邏輯器件；B. FPGA 是基于 乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；C. 基于 SRAM 勺 FPGA 器件，在每次上電后必須進(jìn)行一次配置；D. 在 Altera 公司生產(chǎn)的器件中，MAX7OO0 系列屬 FPGA 結(jié)構(gòu)。19、 進(jìn)程中的信號賦值語句，其信號更新是 _。 CA. 按順序完成； B. 比變量更快完成； C. 在進(jìn)程的最后完成； D. 都不對。20、在一個(gè) VHDL 設(shè)計(jì)中 Idata 是一個(gè)信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DC.串行化D.流水線設(shè)計(jì)

16、A.idata =“ 00001111 ” ;B.C.idata = X” AB521、在 VHDL 語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是A.ifclk event andclk = 1the nB.iffalli ng_edge(clk)thenC.ifclk event andclk = 0the nD.ifclk stableandn ot clk=1thenidata = b” 0000_1111” ;D.idata = B” 21” ;_。D22、綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_ 是錯(cuò)誤的。D

17、A.綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D.綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)23、CPLD 的可編程主要是基于什么結(jié)構(gòu):A.查找表（LUT）C. PAL 可編程B. ROM 可編程D.與或陣列可編程24、進(jìn)程中的變量賦值語句，其變量更新是 _A.立即完成B.按順序完成C.在進(jìn)程的最后完成D.都不對25、下面哪種程序包總是可見的，即在程序中不必明確打開并指

18、定A. STD_LOGIC_UNSIGNEDB. STANDARDC. STD_LOGIC_SIGNEDD. STD_LOGIC_116426、關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個(gè)：_A. 2#1111_1110#C. 10#170#B. 8#276#D. 16#E#E127、下列語句中，屬于并行語句的是： _ ，A. IF 語句B. CASE語句C.進(jìn)程語句D. RETURNS 句28、電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗一一即面積優(yōu)化，以及提高運(yùn)行速度一一即速度優(yōu)化：指出下列哪種方法不屬于面積優(yōu)化： _ 。A.資源共享B.邏輯優(yōu)化20、在一個(gè) VHDL 設(shè)計(jì)

19、中 Idata 是一個(gè)信號，數(shù)據(jù)類型為std_logic_vector，試指出下面那個(gè)賦值語句是錯(cuò)誤的。DC.串行化D.流水線設(shè)計(jì)29、VHDL 勺實(shí)體聲明部分用來指定設(shè)計(jì)單元的（）。A.輸入端口 B .輸出端口 C .引腳 D .以上均可30、 在下列標(biāo)識符中，（ ）是 VHDL 合法標(biāo)識符。A.4h_adde B . h_adde4_ C . h_adder D . _h_adde31、在 VHDL 的進(jìn)程語句格式中，敏感信號表列出的是設(shè)計(jì)電路的（）信號。A.輸入 B .輸入和輸出 C .輸出 D .時(shí)鐘32、 一個(gè)項(xiàng)目的輸入輸出端口是定義在A。A.實(shí)體中B.結(jié)構(gòu)體中 C.任何位置 D.進(jìn)

20、程體33、 不屬于順序語句的是B。A. IF 語句B. LOOP 語句 C. PROCESS 語句D. CASE 語句34、 正確給變量 X 賦值的語句是B。A. X=A+B;B. X:=A+b; C. X=A+B; D.前面的都不正確35、 EDA 的中文含義是A 。A.電子設(shè)計(jì)自動化B.計(jì)算機(jī)輔助計(jì)算C.計(jì)算機(jī)輔助教學(xué)D.計(jì)算機(jī)輔助制造36、 可編程邏輯器件的英文簡稱是 _。A. FPGA B. PLA C. PAL D. PLD37、 現(xiàn)場可編程門陣列的英文簡稱是 _。A. FPGA B. PLA C. PAL D. PLD38、基于下面技術(shù)的 PLD 器件中允許編程次數(shù)最多的是 _A.

21、 FLASHB. EEROM C. SRAMD. PROM39、在 EDA 中，ISP 的中文含義是 _A.網(wǎng)絡(luò)供應(yīng)商 B.在系統(tǒng)編程C. 沒有特定意義 D.40、在 EDA 中，IP 的中文含義是 _ .A.網(wǎng)絡(luò)供應(yīng)商B.在系統(tǒng)編程C.沒有特定意義使用編程器燒寫 PLD 芯片D.知識產(chǎn)權(quán)核41、EPF10K20TC144-4 具有多少個(gè)管腳AA. 144 個(gè)B. 84 個(gè) C. 15 個(gè)D.不確定42、EPF10K20TC144-X 器件，如果 X 的值越小表示 _A.器件的工作頻率越小 B.器件的管腳越少43、如果 a=1,b=1，則邏輯表達(dá)式（a XOR b）A. 0B. 1C. 2C.

22、器件的延時(shí)越小 D. 器件的功耗越小OR （ NOT b AND a ）的值是_A_。D.不確定44、執(zhí)行下列語句后 Q 的值等于 BSIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E 1 , 4 = O , OTHERS= 1);QE (2), 4=E (3), 5= 1 , 7 =E (5), OTHERS=E (4);A.“11011011”B. “00101101” C. “11011001” D. “00101100”45、 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:

23、 VHDL syn tax error: sig nal declarati on must have, but found begi n in stead.原因是A。A. 信號聲明缺少分號。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。46、 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL syn tax error: choice value len gth must match selector expressi on value len gth錯(cuò)誤原因是A。A. 表達(dá)式寬度不匹配。B. 錯(cuò)將設(shè)計(jì)文件存

24、入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。47、 MAX+PLUSII 的設(shè)計(jì)文件不能直接保存在_B_ 。A.硬盤B.根目錄 C. 文件夾 D.工程目錄48、 MAXPLUSII 是哪個(gè)公司的軟件 _A_。A. ALTERAB. ATMEL C. LATTICED. XILINX49、 MAXPLUSII 不支持的輸入方式是 _D_ 。A.文本輸入B.原理圖輸入C.波形輸入D.矢量輸入50、_MAXPLUSII 中原理圖的后綴是_B。A. DOCB. GDF C. BMPD. JIF51、 在一個(gè) VHDL 設(shè)計(jì)中 Idata 是一個(gè)信號，數(shù)據(jù)

25、類型為std_logic_vector，下面那個(gè)賦值語句是錯(cuò)誤的A.idata =“00001111”；B.idata = b ” 0000_1111”；C.idata = X ” AB;其錯(cuò)誤D. idata = B ” 21 ”；52、在 VHDL 語言中，下列對時(shí)鐘邊沿檢測描述中，錯(cuò)誤的是DA.if elk event and elk =1 thenB.if falling_edge(clk) thenC.if clk event and clk =O thenD.if clk stable and not clk = 1 then53、 下面對利用原理圖輸入設(shè)計(jì)方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計(jì)

26、的描述中，那一種說法是不正確的_。A. 原理圖輸入設(shè)計(jì)方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計(jì)；B. 原理圖輸入設(shè)計(jì)方法一般是一種自底向上的設(shè)計(jì)方法；C. 原理圖輸入設(shè)計(jì)方法無法對電路進(jìn)行功能描述；D. 原理圖輸入設(shè)計(jì)方法也可進(jìn)行層次化設(shè)計(jì)。54、 在一個(gè) VHDL 設(shè)計(jì)中 idata 是一個(gè)信號，數(shù)據(jù)類型為integer，數(shù)據(jù)范圍 0 to 127 ，下面哪個(gè)賦值語句是正確的。C_。A.idata := 32; B.idata = 16#A0#; C.idata set project to curre nt fileB. assig n pin/locati on chip61、在

27、 EDA 工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為DA.仿真器B.綜合器C.適配器D.下載器62、 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Can t ope n VHDL“ WORK 其錯(cuò)誤原因是B 。A.錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf，而非.vhd。B.錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。63、 在 VHDL 的 CASE 語句中，條件句中的“=”不是操作符號，它只相當(dāng)與_B_ 作用。A. IFB. THEN C. ANDD. OR64、 下面哪一條命令是 MAXPLUSII 軟件中引腳鎖

28、定的命令C。A.file set project to current fileB . node enter node from SNFC. assig n pin/locati on chipD. file create default symbol65、 下列關(guān)于信號的說法不正確的是C。A .信號相當(dāng)于器件內(nèi)部的一個(gè)數(shù)據(jù)暫存節(jié)點(diǎn)。B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C. 在同一進(jìn)程中，對一個(gè)信號多次賦值，其結(jié)果只有第一次賦值起作用。D. 信號在整個(gè)結(jié)構(gòu)體內(nèi)的任何地方都能適用。66、 下面哪一個(gè)可以用作 VHDL 中的合法的實(shí)體名D 。A. ORB. VARIABLE

29、C. SIGNALD. OUT167、 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error:Line1,File e:muxfilemux21.tdf: TDF syntax error 其錯(cuò)誤原因是 _A_A. 錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhd。B. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。68、 下列關(guān)于變量的說法正確的是A。A. 變量是一個(gè)局部量，它只能在進(jìn)程和子程序中使用。B. 變量的賦值不是立即發(fā)生的，它需要有一個(gè)3延時(shí)。C. 在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量。D. 變量賦值的一般表

30、達(dá)式為：目標(biāo)變量名en ter node from SNFD. file create default symbol61、在 EDA 工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為D69、 下列關(guān)于 CASE 語句的說法不正確的是B。A.條件句中的選擇值或標(biāo)識符所代表的值必須在表達(dá)式的取值范圍內(nèi)。B. CASE 語句中必須要有 WHEN OTHERS=NUL 語句。C. CASE 語句中的選擇值只能出現(xiàn)一次，且不允許有相同的選擇值的條件語句出現(xiàn)D. CASE 語句執(zhí)行必須選中，且只能選中所列條件語句中的一條。A. clockevent B. clockevent and clock=

31、1C. clock= 0D. clockevent and clock= 0關(guān)聯(lián)起來。A. =B. :=C. 79、 在 VHDL 中，含 WAIT 語句的進(jìn)程 PROCES 的括弧中_ B_ 再加敏感信號，否則則是非法的。A.可以B.不能C.必須D.有時(shí)可以80、 在 MAX+PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號的主要作用是_ D _ 。A.綜合B.編譯C.仿真D.被高層次電路設(shè)計(jì)調(diào)用81、在 MAX+PLUSII 工具軟件中，完成網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取和編程文件匯編等操作，并檢查設(shè)計(jì)文件是否正確的過程稱為 _ 。A.編輯B.編譯C.綜合D

32、.編程82、VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息Error: VHDL Desig n File“ mux21 must con tain an en tity of the same n ameA.=:B. =C. =D.:=70、VHD 沖，為目標(biāo)變量賦值符號是D。表示檢測 clock 下降沿。71、在 VHDL 中,可以用語句D72、在 VHDL 的 FOR_LOO 語句中的循環(huán)變量是一個(gè)臨時(shí)變量，屬于LOOP 語句的局部量， B事先聲明。A.必須B.不必C.其類型要D.其屬性要73、在 VHDL 中, 語句” FOR I IN 0 TO 7 LOOP”定義循環(huán)次數(shù)為A次。A.

33、8B. 7C. 0D.174、在 VHDL 中, PROCES 結(jié)構(gòu)內(nèi)部是由 B語句組成的。75、76、77、78、A.順序B.順序和并行C.并行D.任何執(zhí)行 MAX+PLUSII 的 CA.Creat Default Symbol命令，可以對設(shè)計(jì)的電路進(jìn)行仿真。在 VHDL 中, PROCES 本身是 CA.順序F 面哪一個(gè)是A. gdfB.CompilerC.SimulatorD.P rogrammer語句。B.順序和并行C.并行D.任何VHDL 中的波形編輯文件的后綴名B. scfC. sysD. tdf在元件例化語句中，用 _D _符號實(shí)現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PO

34、RT MA（）中的信號名其錯(cuò)誤原因是CA.錯(cuò)將設(shè)計(jì)文件的后綴寫成.tdf 而非.vhdB. 錯(cuò)將設(shè)計(jì)文件存入了根目錄，并將其設(shè)定成工程。C. 設(shè)計(jì)文件的文件名與實(shí)體名不一致。D. 程序中缺少關(guān)鍵詞。83、執(zhí)行下列語句后 Q 的值等于 D 。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E O , 4 = O , OTHERS= 1 );QE (2), 4=E (3), 5= 1 , 7 =E (5), OTHERS=E (4);A.“11011011”B. “00110100” C. “1

35、1011001” D.“00101100”84、 綜合是 EDA 設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對綜合的描述中，_ 是錯(cuò)誤的。A. 綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA / CPLD 的基本結(jié)構(gòu)相映射的網(wǎng)表文件；B. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束；C. 綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不是唯一的。D. 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；85、 關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中數(shù)值最小的一個(gè)：A. 2#1111_11

36、10#B. 8#276# C. 10#170#D. 16#E#E186、 以下對于進(jìn)程 PROCES 的說法，正確的是：_C_。A. 進(jìn)程之間可以通過變量進(jìn)行通信B. 進(jìn)程內(nèi)部由一組并行語句來描述進(jìn)程功能C. 進(jìn)程語句本身是并行語句D. 一個(gè)進(jìn)程可以同時(shí)描述多個(gè)時(shí)鐘信號的同步時(shí)序邏輯87、 進(jìn)程中的信號賦值語句，其信號更新是 _。A.按順序完成；B.比變量更快完成；C.在進(jìn)程的最后完成；D.以上都不對。88、 關(guān)于 VHDL 中的數(shù)字，請找出以下數(shù)字中最大的一個(gè)： _ 。A. 2#1111_1110#B.8#276# C. 0#170#D.6#E#E189、 VHDL 語言是一種結(jié)構(gòu)化設(shè)計(jì)語言

37、；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述.A.器件外部特性；B 器件的內(nèi)部功能； C 器件的綜合約束； D.器件外部特性與內(nèi)部功能。90、 下列標(biāo)識符中， _B_是不合法的標(biāo)識符。120、關(guān)于 VHDL 數(shù)據(jù)類型，正確的是O91、 在 VHDL 中，IF 語句中至少應(yīng)有 1 個(gè)條件句，條件句必須由_ 表達(dá)式構(gòu)成。A. BITB. STD_LOGIC C. BOOLEAN D. INTEGER92、 在 VHDL 中_D_不能將信息帶出對它定義的當(dāng)前設(shè)計(jì)單元。A.信號 B.常量 C.數(shù)據(jù) D.變量93、 在 VHDL 中，為定義的信號賦初值，應(yīng)該使用 _D_ 符號。A. =

38、:B. = C. :=D. =94、 在 VHDL 中，一個(gè)設(shè)計(jì)實(shí)體可以擁有一個(gè)或多個(gè)DA.設(shè)計(jì)實(shí)體B.結(jié)構(gòu)體 C.輸入D.輸出95、 執(zhí)行下列語句后 Q 的值等于_A_。SIGNAL E: STD_LOGIC_VECTOR (2 TO 5);SIGNAL Q: STD_LOGIC_VECTOR (9 DOWNTO 2);E 1 , 4 = 1 , OTHERS= 0);QE (2), 4=E (3), 5= 1 , 7 =E (5), OTHERS=E (4);A.“11011011”B. “00110100”C. “11011001” D.“00101100”96、 在 VHDL 的 IE

39、EE 標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯位STD_LOGIC 勺數(shù)據(jù)類型中是用 _表示的。A.小寫字母和數(shù)字B.大寫字母數(shù)字C.大或小寫字母和數(shù)字D.全部是數(shù)字97、 執(zhí)行 MAX+PLUSII 的A命令，可以為設(shè)計(jì)電路建立一個(gè)元件符號。A. create default symbolB. simulator C. compilerD. timi ng an alyzer98、 在 VHDL 中，條件信號賦值語句WHEN_ELS 屬于_ 語句。A.并行和順序B.順序C.并行D.不存在的99、 在 VHDL 的 IEEE 標(biāo)準(zhǔn)庫中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC 有 C種邏輯值。A. 2B. 3

40、C. 9D. 8100、 一個(gè)能為 VHDL 綜合器接受，并能作為一個(gè)獨(dú)立的設(shè)計(jì)單元的完整的VHDL 程序成為 _。A.設(shè)計(jì)輸入B.設(shè)計(jì)輸出 C.設(shè)計(jì)實(shí)體D.設(shè)計(jì)結(jié)構(gòu)101、 VHDL 中順序語句放置位置說法正確的是 _。A.可以放在進(jìn)程語句中B.可以放在子程序中C.不能放在任意位置 D.前面的說法都正確102、 描述項(xiàng)目具有邏輯功能的是 B。A.實(shí)體B.結(jié)構(gòu)體 C. 配置D.進(jìn)程103、 關(guān)鍵字 ARCHITECTUR 定義的是 A。A.結(jié)構(gòu)體B.進(jìn)程 C. 實(shí)體D.配置 104、MAXPLUSII 中編譯 VHDL 源程序時(shí)要求 CA. StateOB. 9moonC. Not Ack 0

41、D. signalA.文件名和實(shí)體可不同名B.文件名和實(shí)體名無關(guān)C.文件名和實(shí)體名要相同D.不確定105、 1987 標(biāo)準(zhǔn)的 VHDL 語言對大小寫是D。A. 敏感的B. 只能用小寫 C. 只能用大寫D. 不敏感106、 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語言中，標(biāo)識符描述正確的是A。A. 必須以英文字母開頭 B. 可以使用漢字開頭 C. 可以使用數(shù)字開頭 D. 任何字符都可以107、 關(guān)于 1987 標(biāo)準(zhǔn)的 VHDL 語言中，標(biāo)識符描述正確的是B。A. 下劃線可以連用 B. 下劃線不能連用 C. 不能使用下劃線 D. 可以使用任何字符 10 8、符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是A。A.

42、 A_2B. A+2 C. 2AD. 22109、 符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是 A。A. a_2_3B. a_2 C. 2_2_aD. 2a110、 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是C。A. a_1_inB. a_in_2 C. 2_aD. asd_1111、 不符合 1987VHDL 標(biāo)準(zhǔn)的標(biāo)識符是D。A. a2b2B. a1b1 C. ad12D. %50112、 VHDL 語言中變量定義的位置是D。A. 實(shí)體中中任何位置 B. 實(shí)體中特定位置 C. 結(jié)構(gòu)體中任何位置 D. 結(jié)構(gòu)體中特定位置113、VHDL 語言中信號定義的位置是D114、變量是局部量可以寫在115、變

43、量和信號的描述正確的是 A116、變量和信號的描述正確的是117、關(guān)于 VHDL 數(shù)據(jù)類型，正確的是118、下面數(shù)據(jù)中屬于實(shí)數(shù)的是A. 實(shí)體中任何位置B. 實(shí)體中特定位置 C.結(jié)構(gòu)體中任何位置D. 結(jié)構(gòu)體中特定位置A. 實(shí)體中B. 進(jìn)程中 C. 線粒體D. 種子體中A. 變量賦值號是B. 信號賦值號是 := C.變量賦值號是 =D.二者沒有區(qū)別A. 變量可以帶出進(jìn)程 B. 信號可以帶出進(jìn)程 C.信號不能帶出進(jìn)程D.二者沒有區(qū)別A. 數(shù)據(jù)類型不同不能進(jìn)行運(yùn)算B. 數(shù)據(jù)類型相同才能進(jìn)行運(yùn)算C. 數(shù)據(jù)類型相同或相符就可以運(yùn)算D.運(yùn)算與數(shù)據(jù)類型無關(guān)120、關(guān)于 VHDL 數(shù)據(jù)類型，正確的是O119、下

44、面數(shù)據(jù)中屬于位矢量的是A. 4.2B. 3 C.1D. “11011”A. 4.2B. 3 C.1D. “11011”A.用戶不能定義子類型B.用戶可以定義子類型C.用戶可以定義任何類型的數(shù)據(jù)D.前面三個(gè)答案都是錯(cuò)誤的121、 可以不必聲明而直接引用的數(shù)據(jù)類型是C。A.STD_LOGIC B. STD_LOGIC_VECTOR C. BIT D.前面三個(gè)答案都是錯(cuò)誤的122、 STD_L0GIG_116 鐘定義的高阻是字符 _D_。A. XB. x C. zD. Z123、_STD_L0GIG_116 鐘字符 H 定義的是 _A。A.弱信號 1B.弱信號 0 C. 沒有這個(gè)定義D.初始值124

45、、_ 使用 STD_LOGIG_1164 使用的數(shù)據(jù)類型時(shí)_B_。A.可以直接調(diào)用 B.必須在庫和包集合中聲明C.必須在實(shí)體中聲明 D.必須在結(jié)構(gòu)體中聲明125、 關(guān)于轉(zhuǎn)化函數(shù)正確的說法是 _ 。A.任何數(shù)據(jù)類型都可以通過轉(zhuǎn)化函數(shù)相互轉(zhuǎn)化B. 只有特定類型的數(shù)據(jù)類型可以轉(zhuǎn)化C.任何數(shù)據(jù)類型都不能轉(zhuǎn)化D.前面說法都是錯(cuò)誤的126、 VHDL 運(yùn)算符優(yōu)先級的說法正確的是 _C_。A.邏輯運(yùn)算的優(yōu)先級最高B.關(guān)系運(yùn)算的優(yōu)先級最高C.邏輯運(yùn)算的優(yōu)先級最低D.關(guān)系運(yùn)算的優(yōu)先級最低127、 VHDL 運(yùn)算符優(yōu)先級的說法正確的是A。A. NOT 的優(yōu)先級最高B. AND 和 NOT 屬于同一個(gè)優(yōu)先級C. N

46、OT 的優(yōu)先級最低D.前面的說法都是錯(cuò)誤的128、 VHDL 運(yùn)算符優(yōu)先級的說法正確的是D。A.括號不能改變優(yōu)先級B.不能使用括號 C.括號的優(yōu)先級最低 D.括號可以改變優(yōu)先級129、如果a=1,b=0，則邏輯表達(dá)式（a AND b）OR（ NOT b AND a ）的值是 B。A. 0B. 1C. 2D.不確定130、 關(guān)于關(guān)系運(yùn)算符的說法正確的是 _。A.不能進(jìn)行關(guān)系運(yùn)算B. 關(guān)系運(yùn)算和數(shù)據(jù)類型無關(guān)C.關(guān)系運(yùn)算數(shù)據(jù)類型要相同D.前面的說法都錯(cuò)誤131、 轉(zhuǎn)換函數(shù) TO_BITVECTOR（A 的功能是 _。A.將 STDL0GICVECTOR 換為 BIT_VECTOR B.將 REAL

47、轉(zhuǎn)換為 BIT_VECTORC.將 TIME 轉(zhuǎn)換為 BIT_VECTORD.前面的說法都錯(cuò)誤120、關(guān)于 VHDL 數(shù)據(jù)類型，正確的是O132、 執(zhí)行 Quartus II的（B ）命令，可以檢查設(shè)計(jì)電路錯(cuò)誤。A Create Default Symbol B Compiler-編譯C Simulator時(shí)序仿真D Timi ng An alyzer -時(shí)序分析133、在設(shè)計(jì)輸入完成后，應(yīng)立即對設(shè)計(jì)文件進(jìn)行（C ）。A 編輯B 編譯C 功能仿真D 時(shí)序仿真134、在 VHDL 中用（C）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個(gè)確定的實(shí)體，為一個(gè)大型系統(tǒng)的設(shè)計(jì)提供管理和進(jìn)行工程組織。A 輸入B 輸出C 綜合D

48、 配置135、電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化）及提高運(yùn)行速度（即速度優(yōu)化 ），下列方法（ A ） 不屬于面積優(yōu)化。A 流水線設(shè)計(jì) B 資源共享 C 邏輯優(yōu)化 D 串行化136、 在 VHDL 語言中，下列對進(jìn)程（PROCESS語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是（C）A. PROCESS 為一無限循環(huán)語句；敏感信號發(fā)生更新時(shí)啟動進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動。B.敏感信號參數(shù)表中，不一定要列出進(jìn)程中使用的所有輸入信號；C.進(jìn)程由說明部分、結(jié)構(gòu)體部分、和敏感信號三部分組成；D.當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程137、綜合是 EDA 設(shè)計(jì)的關(guān)鍵步驟，

49、 下面對綜合的描述中錯(cuò)誤的是（）A 綜合就是把抽象設(shè)計(jì)中的一種表示轉(zhuǎn)換成另一種表示的過程。B 綜合就是將電路的高級語言轉(zhuǎn)換成低級的，可與FPGA/CPLD 相映射的功能網(wǎng)表文件。C 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。D 綜合可理解為一種映射過程，并且這種映射關(guān)系是唯一的，即綜合結(jié)果是唯一的。138、 大規(guī)?？删幊唐骷饕蠧PLD 和 FPGA 兩類，下面對 FPGA 結(jié)構(gòu)與工作原理描述中，正確的是（C）A FPGA 全稱為復(fù)雜可編程邏輯器件B FPGA 是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件。C 基于 SRAM 勺 FPGA 器件，每次上電后必須進(jìn)行一次配置。D

50、 在 Altera 公司生產(chǎn)的器件中，MAX7000 系列屬于 FPGA 結(jié)構(gòu)139、 大規(guī)?？删幊唐骷饕蠧PLD 和 FPGA 兩類，其中 CPLD 通過（A）實(shí)現(xiàn)其邏輯功能。A 可編程乘積項(xiàng)邏輯 B 查找表 （LUT） C 輸入緩沖 D 輸出緩沖140、 進(jìn)程中的信號賦值語句，其信號更新是（C）A 按順序完成 B 比變量更快完成 C 在進(jìn)程最后完成 D 都不對141、 VHDL 語言是一種結(jié)構(gòu)化的語言，一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體說明與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述（B）A 器件的外部特性器件的內(nèi)部功能 C 器件的綜合約束D 器件外部特性與內(nèi)部功能五、閱讀程序，將實(shí)體部分補(bǔ)充完整，并畫出

51、輸出信號y 的時(shí)序圖(20 分)1、a 和 b 的取值范圍為 0-15LIBRARY ieee;USE ieee.std_logic_1164.all;en tity v13 isend v13;architecture example OF v13 isbeginprocess(a,b)beginif(a=b) the nqb) the nq=010;elseq=100;end if;end process;end example;陽誑:cValue;Value;100.0ns100.0ns200.0ns200.0ns3D0.Dne3D0.Dne430.0ns430.0ns600.Dus60

52、0.Dus600600 OnsOnsv11H11LSaJ LDOo x 3 x 9 r15x 1100002X3X13X 15 X7qB B 001001port(a,b: in std_logic_vector(3 dow nto 0);q: out std_logic_vector(2 dow nto 0);NaineNaine：_-也應(yīng)： 100.0ns100.0ns200.0ns200.0ns3DO.Oris3DO.OrisiH400.0ns400.0ns1SOO.DriSSOO.DriS1500500 OrisOrisL D 3 3151511002X9 9X X1515X X1qB

53、 B 001001(血x1C01C0* * 001001 X X 100100) )010010 ) )I I 001001廠0100102、LIBRARY ieee;USE ieee.std_logic_1164.ALL;ENTITY bcd7 ISEND bcd7;ARCHITECTURE abc OF bcd7 ISSIGNAL din : STD_LOGIC_vector(3 dow nto 0);SIGNAL dout : STD_LOGIC_vector(6 dow nto 0);BEGINdin dout dout dout dout dout dout dout dout do

54、ut dout dout=1001111; end case;end process;a=dout(6);b=dout(5);c=dout(4);d=dout(3);e=dout(2); f=dout(1);g 10 THENQ1 0); - 置零ELSEQ1 = Q1 + 1 ; - 加 1END IF;END IF;END PROCESS ;Q = Q1;END bhv;4、多路選擇器的 VHDL 描述，試補(bǔ)充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT ( sel : IN STD_LOGIC;A, B :

55、IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y : OUTSTD_LOGIC_VECTOR7(DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy = A when sel = 1ELSEB;END bhv;六、編程1、 請用 With_Select_Then 或 When_Else 分別編寫一個(gè) 4 選 1 的數(shù)據(jù)選擇器，如右圖。要求：輸入信號(1 位)為 a, b,c，d,選擇信號(2 位)為 s，輸出信號為 x，當(dāng) s 為“00”輸出 a，“01”輸出 b, “ 10”輸出 c,其他情況輸出 d，使用 STD_LO

56、GI(數(shù)據(jù)類型。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY mux ISPORT ( a,b,c,d : IN STD_LOGIC;s: IN STD_LOGIC_VECTOR(1 DOWNTO 0);x : OUT STD_LOGIC);END mux;ARCHITECTURE example OF mux ISBEGINWITH s SELECTx 0);ELSIF CLK = 1 AND CLKEVENT THEN IF LOAD = 1 THENQ1 := DATA;ELSEIF EN = 1 THEN Q1 := Q1 + 1;END IF;END IF;END IF;Q = Q1;END PROCESS; END ONE;3、用 VHDL 語言編寫完整的同步復(fù)位D 觸發(fā)器。要求：輸入信號為cp,d,rst,輸出為 q,下降沿觸發(fā)，rst 高電平有效。LIBRARY ieee;use ieee.std_logic_1164.all;entity v15 isport(cp,d,rs: in