中南大學(xué)大規(guī)模集成電路試卷及答案合集

1、學(xué) 院專業(yè)班級(jí)學(xué) 號(hào)姓 名- 評(píng)卷密封線 密封線內(nèi)不要答題，密封線外不準(zhǔn)填寫考生信息，違者考試成績按0分處理 評(píng)卷密封線 中南大學(xué)考試試卷 時(shí)間110分鐘題 號(hào)一二三合 計(jì)得 分評(píng)卷人2013 2014 學(xué)年一學(xué)期大規(guī)模集成電路設(shè)計(jì)課程試題 32 學(xué)時(shí)，開卷，總分100分，占總評(píng)成績70 %得 分評(píng)卷人一、填空題(本題40分，每個(gè)空格1分)1. 所謂集成電路，是指采用 ，把一個(gè)電路中所需的二極管、 、電阻、電容和電感等元件連同它們之間的電氣連線在一塊或幾塊很小的 或介質(zhì)基片上一同制作出來，形成完整電路，然后 在一個(gè)管殼內(nèi)，成為具有特定電路功能的微型結(jié)構(gòu)。2. 請寫出以下與集成電路相關(guān)的專業(yè)術(shù)語

2、縮寫的英文全稱：ASIC： ASSP： LSI： 3. 同時(shí)減小 、 與 ，可在保持漏源間電流不變的前提下減小器件面積，提高電路集成度。因此，縮短MOSFET尺寸是VLSI發(fā)展的趨勢。4. 大規(guī)模集成電路的設(shè)計(jì)流程包括：需求分析、 設(shè)計(jì)、體系結(jié)構(gòu)設(shè)計(jì)、功能設(shè)計(jì)、 設(shè)計(jì)、可測性設(shè)計(jì)、 設(shè)計(jì)等。5. 需求規(guī)格詳細(xì)描述系統(tǒng)顧客或用戶所關(guān)心的內(nèi)容，包括 及必須滿足的 。系統(tǒng)規(guī)格定義系統(tǒng)邊界及系統(tǒng)與環(huán)境相互作用的信息，在這個(gè)規(guī)格中，系統(tǒng)以 的方式體現(xiàn)出來。6. 根據(jù)硬件化的目的（高性能化、小型化、低功耗化、降低成本、知識(shí)產(chǎn)權(quán)保護(hù)等）、系統(tǒng)規(guī)模/性能、 、 、 等確定實(shí)現(xiàn)方法。7. 體系結(jié)構(gòu)設(shè)計(jì)的三要素為

3、： 、 、 。8. 高位綜合是指從 描述自動(dòng)生成 描述的過程。與人工設(shè)計(jì)相比，高位綜合不僅可以盡可能地縮短 ，而且可以生成在面積、性能、功耗等方面表現(xiàn)出色的電路。9. 邏輯綜合就是將 變換為 ，根據(jù) 或 進(jìn)行最優(yōu)化，并進(jìn)行特定工藝單元庫 的過程。10. 邏輯綜合在推斷RTL部品時(shí)，將值的變化通過時(shí)鐘觸發(fā)的信號(hào)推斷為 ，將與時(shí)鐘無關(guān)但某個(gè)條件下保持值不變的信號(hào)推斷為 ，將某個(gè)條件下生成Z的信號(hào)推斷為 ，將其它的推斷為 。11. 構(gòu)造化法是目前可測性設(shè)計(jì)的主要方法，可以細(xì)分為： 法、邊界掃描測試法、 法、靜止電源電流法。12. 布局布線的步驟分為： 、電源布線、 、時(shí)鐘布線、 等。13. 為了進(jìn)行

4、時(shí)序驗(yàn)證、功耗驗(yàn)證、信號(hào)完整性驗(yàn)證及電子遷移性驗(yàn)證，需要從版圖結(jié)果中提取 。得分評(píng)卷人二、選擇題(可多選，每題2分，合計(jì)40分)1. 集成電路進(jìn)入納米尺寸時(shí)代后，將面臨以下主要挑戰(zhàn): ( )A. 漏電流增大導(dǎo)致總功耗增加; B. 柵極氧化膜厚度接近物理極限;C. 電路規(guī)模增大導(dǎo)致動(dòng)態(tài)功耗增加; D. 配線延遲不能相應(yīng)降低從而影響性能;2. 以下哪幾項(xiàng)是集成電路制作工藝的? ( )A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG3. MOSFET的溫度特性體現(xiàn)為： ( )A. 溫度升高，載流子遷移率升高，跨導(dǎo)升高，閥值電壓升高；B. 溫度升高，

5、載流子遷移率升高，跨導(dǎo)下降，閥值電壓下降；C. 溫度升高，載流子遷移率下降，跨導(dǎo)下降，閥值電壓升高；D. 溫度升高，載流子遷移率下降，跨導(dǎo)下降，閥值電壓下降；4. 關(guān)于CMOS反相器，以下描述中哪些是正確的？ ( )A. Vtn £ Vi£ ½ Vdd，NMOS導(dǎo)通，等效于電流源，PMOS等效于非線性電阻；B. Vi» ½ Vdd，NMOS和PMOS都處于飽和區(qū)，等效于非線性電阻；C. Vdd/2 £ Vi£ Vdd/2 +Vtp, PMOS導(dǎo)通，等效于電流源，NMOS等效于非線性電阻；D. Vi ³ Vdd +V

6、tp,NMOS導(dǎo)通，PMOS截止；5. 以下哪些描述符合通用性設(shè)計(jì)七原則？ ( )A. 無論使用者的經(jīng)驗(yàn)、文化水平、語言技能、使用時(shí)的注意力集中程度如何，都能容易地理解設(shè)計(jì)物的使用方式。B. 設(shè)計(jì)物對于不同能力的人們來說都是有用而適合的。C. 提供合適的尺度和空間以便于接近、到達(dá)、操控和使用，無論使用者的生理尺寸、體態(tài)和動(dòng)態(tài)。D. 設(shè)計(jì)物應(yīng)該降低由于偶然動(dòng)作和失誤而產(chǎn)生的危害及負(fù)面后果。6. 以下哪些為微處理器IP必須具備的功能？ ( )A. Fetch; B. Decode;C. Execute; D. Encode; E. Writeback; F.Compile;7. 以下關(guān)于設(shè)計(jì)抽象度

7、的描述中，哪些是正確的？ ( )A. 算法級(jí)描述決定系統(tǒng)的實(shí)施方式（體系結(jié)構(gòu)、算法）；B. 門級(jí)描述是基于基本元件（AND/OR/NOT/FF等）的電路設(shè)計(jì)；C. 門級(jí)描述決定硬件的處理方式（數(shù)據(jù)電路與控制電路）；D. RTL描述包括時(shí)鐘級(jí)的時(shí)序設(shè)計(jì)；8. 以下描述比較不同抽象度設(shè)計(jì)的仿真速度，哪些是正確的？ ( )A. 算法級(jí)>門級(jí)>RTL級(jí)； B. RTL級(jí)>門級(jí)>算法級(jí)；C. 門級(jí)>算法級(jí)>RTL級(jí)； D. 算法級(jí)>RTL級(jí)>門級(jí)；9. 以下關(guān)于邏輯綜合的描述，哪些是正確的？ ( )A. 邏輯綜合的結(jié)果是唯一的； B. 邏輯綜合技術(shù)可分為生

8、成順序電路和生成組合電路兩類；C. 布爾邏輯公式的簡化一般與制造工藝無關(guān)。D. 同一邏輯可以由多種電路實(shí)現(xiàn)，邏輯綜合則選擇與面積、延遲時(shí)間、功耗等要求最接近的電路。10. 以下問題描述中，哪些有可能通過可測性設(shè)計(jì)發(fā)現(xiàn)？ ( )A. 制造誤差； B. 性能問題； C. 制造故障； D. 功能未滿足顧客的需求；11. 以下關(guān)于可測性設(shè)計(jì)的描述中，哪些是正確的？ ( )A. 可測性設(shè)計(jì)就是在設(shè)計(jì)階段考慮測試因素，犧牲一部分芯片面積換得測試的容易化 ；B. 可測性設(shè)計(jì)使用自動(dòng)生成工具（ATPG），易于生成故障覆蓋率高的測試模式。C. 可測性設(shè)計(jì)由于增加了設(shè)計(jì)負(fù)荷，將一定導(dǎo)致芯片整體開發(fā)成本的增加。D.

9、 可觀察性與可控制性是衡量可測性設(shè)計(jì)的兩個(gè)尺度。12. 以下描述與可測性設(shè)計(jì)的設(shè)計(jì)制約相關(guān)，哪些是正確的？ （ ）A. 禁止使用循環(huán)組合電路； B. FF的時(shí)鐘信號(hào)必須能夠從外部端口直接控制。 C. FF的復(fù)位信號(hào)必須能夠從外部端口直接控制。 D. 掃描測試時(shí)，RAM和內(nèi)核需要分開進(jìn)行設(shè)計(jì)。 13. 在以下關(guān)于內(nèi)建自測試法的描述中，哪些是正確的？ ( )A. 由于內(nèi)嵌測試模式發(fā)生器，不需要額外生成測試模式；B. 由于只輸出GO/NOGO，故障分析很困難；C. 由于內(nèi)嵌測試輸出評(píng)估部，不需要高價(jià)測試設(shè)備，可降低成本；D. 不可用于Burn-In測試；14. SOC設(shè)計(jì)采用基于IP分離的可測性設(shè)計(jì)

10、，具體的實(shí)現(xiàn)手段有：（ ）A. Distributed BIST;B. Direct Access;C. Test Bus; D. Boundary Scan;15. 以下時(shí)間因素中，會(huì)對電路最終的工作頻率產(chǎn)生影響的有：（ ）A. clock skew;B. 組合電路的最大延遲；C. FF的Setup時(shí)間；D. FF的Hold時(shí)間；16. 以下屬于版圖設(shè)計(jì)的驗(yàn)證科目有： （ ）A. DRC； B. LVS; C. 時(shí)序驗(yàn)證；D.信號(hào)完全性17. 在以下關(guān)于布局布線算法的描述中，哪些是正確的？ ( )A. 是一種高速計(jì)算近似值的算法；B. 是在實(shí)際可行的時(shí)間內(nèi)計(jì)算布局布線最優(yōu)解的算法；C. 是求

11、局部最優(yōu)解的算法；D. 為了讓近似值接近最優(yōu)解，有必要改變執(zhí)行條件（初解、控制參數(shù)）多次進(jìn)行重新計(jì)算； 18. 在以下關(guān)于布局布線的描述中，哪些是正確的？ ( )A. 布線分全局布線與詳細(xì)布線兩個(gè)階段，決定布線途徑；B. 當(dāng)某個(gè)布線變?yōu)椴豢赡軙r(shí)，確定并拆除成為其障礙物的布線群，進(jìn)行重新布線，使其不再成為其它布線的障礙；C. 基于階層的布局設(shè)計(jì)包括自頂向下的布圖規(guī)劃和自下向上的模塊布局；D. 自頂向下的布圖規(guī)劃包括對階層模塊進(jìn)行面積預(yù)估、確定aspect比、放置模塊及模塊間時(shí)間制約的分割；19. 以下屬于光刻工藝的為： ( )A. 光刻膠涂覆； B. 曝光； C. 顯影； D. 腐蝕；20. 以

12、下為封裝外型的為： ( )A. DIP； B.QFP； C. BGA； D. CSP； 得分評(píng)卷人三. 以下代碼描述了4位到2位的解碼器模塊DEC（具體見以下注釋）。請使用Verilog HDL描述語言寫出能滿足下列條件的測試平臺(tái)模塊testbench：1.DEC作為 testbench的子模塊，所有輸入信號(hào)都由testbench生成并供給；2.輸入信號(hào)din必須隨機(jī)生成；3.必須在testbench內(nèi)部自動(dòng)判定DEC輸出信號(hào)dout正確與非；4.能夠?qū)⒉ㄐ伪４嬷廖募?20分)/ decoder: dindout/ 1xxx11/ 01xx10/ 001x01/ 000x00module D

13、EC(clk, rstn, din, dout);inputclk, rstn;input3:0din;output1:0dout;reg1:0 dout;always(posedge clk or negedge rstn)beginif (!rstn)dout <= 2'b00;else if (din3 = 1'b1)dout <= 2'h3;else if (din2 = 1'b1)dout <= 2'h2;else if (din1 = 1'b1)dout <= 2'h1;else if (din0 =

14、1'b1)dout <= 2'h0;endendmodule2011-2012學(xué)年第一學(xué)期大規(guī)模集成電路期末考試答案一 填空題（每個(gè)空格1分，共40分）1. 半導(dǎo)體工藝，晶體管，半導(dǎo)體晶片，封裝。2. ASIC：Application Specific Integrated CircuitsASSP：Application Specific Standard ProductsLSI：Large Scale Integrated Circuits 3. L，tox，W4. 系統(tǒng)，邏輯，版圖（或軟件）5.系統(tǒng)功能，制約，黑盒子。6. 量產(chǎn)規(guī)模，彈性設(shè)計(jì)要求，開發(fā)周期。7. 建

15、模，探索，細(xì)化。8. 算法級(jí)，RTL級(jí)，開發(fā)周期9. RTL描述，門電路，面積，延遲，映射10. D-FF，Latch，三狀態(tài)門，組合電路11. 掃描測試法，內(nèi)建自測試法12. 布圖規(guī)劃，布局（設(shè)計(jì)），布線（設(shè)計(jì)）13. 布線寄生參數(shù)二. 選擇題（每題2分，共40分）1. A,B,D2.B,D3.D4.A,C,D5.A,B,C,D6.A,B,C,E7.A,B,D8.D9.B,C,D10. A,C11. A,B,D12. A,B,C,D13. A,B,C14.B,C,D15. A,B,C,D16.A,B,C,D17.A,C,D18.A,B,C,D19.A,B,C,D20.A,B,C,D三、問答題

16、（20分）答題要點(diǎn)包括：對大規(guī)模集成電路領(lǐng)域及相關(guān)產(chǎn)業(yè)的認(rèn)識(shí)；對這門課程的講授內(nèi)容及講解方式的看法及建議，好的可行性建議可以適當(dāng)加分。學(xué) 院專業(yè)班級(jí)學(xué) 號(hào)姓 名- 評(píng)卷密封線 密封線內(nèi)不要答題，密封線外不準(zhǔn)填寫考生信息，違者考試成績按0分處理 評(píng)卷密封線 中南大學(xué)考試試卷 時(shí)間110分鐘題 號(hào)一二三合 計(jì)得 分評(píng)卷人2013 2014 學(xué)年一學(xué)期大規(guī)模集成電路設(shè)計(jì)課程試題 32 學(xué)時(shí)，開卷，總分100分，占總評(píng)成績70 %得 分評(píng)卷人一、填空題(本題40分，每個(gè)空格1分)3. 所謂集成電路，是指采用半導(dǎo)體工藝，把一個(gè)電路中所需的 、 、電阻、電容和電感等元件連同它們之間的電氣連線在一塊或幾塊很

17、小的 或介質(zhì)基片上一同制作出來，形成完整電路，然后 在一個(gè)管殼內(nèi)，成為具有特定電路功能的微型結(jié)構(gòu)。4. 集成電路按照應(yīng)用領(lǐng)域可以分為： 、 、 與模擬集成電路。3. 同時(shí)減小 、 與 ，可在保持漏源間電流不變的前提下減小器件面積，提高電路集成度。因此，縮短MOSFET尺寸是VLSI發(fā)展的趨勢。4. 大規(guī)模集成電路的設(shè)計(jì)流程包括：需求分析、系統(tǒng)設(shè)計(jì)、 設(shè)計(jì)、 設(shè)計(jì)、邏輯設(shè)計(jì)、可測性設(shè)計(jì)、 設(shè)計(jì)等。5. 需求規(guī)格詳細(xì)描述系統(tǒng)顧客或用戶所關(guān)心的內(nèi)容，包括 及必須滿足的 。系統(tǒng)規(guī)格定義系統(tǒng)邊界及系統(tǒng)與環(huán)境相互作用的信息，在這個(gè)規(guī)格中，系統(tǒng)以 的方式體現(xiàn)出來。6. 根據(jù)硬件化的目的（高性能化、小型化、低

18、功耗化、降低成本、知識(shí)產(chǎn)權(quán)保護(hù)等）、系統(tǒng)規(guī)模/性能、 、 、 等確定實(shí)現(xiàn)方法。7. 體系結(jié)構(gòu)設(shè)計(jì)的三要素為： 、 、 。8. 高位綜合是指從 描述自動(dòng)生成 描述的過程。與人工設(shè)計(jì)相比，高位綜合不僅可以盡可能地縮短 ，而且可以生成在面積、性能、功耗等方面表現(xiàn)出色的電路。9. 邏輯綜合就是將 變換為 ，根據(jù) 或 進(jìn)行最優(yōu)化，并進(jìn)行特定工藝單元庫 的過程。10. 邏輯綜合在推斷RTL部品時(shí)，將值的變化通過時(shí)鐘觸發(fā)的信號(hào)推斷為 ，將與時(shí)鐘無關(guān)但某個(gè)條件下保持值不變的信號(hào)推斷為 ，將某個(gè)條件下生成Z的信號(hào)推斷為 ，將其它的推斷為 。11. 構(gòu)造化法是目前可測性設(shè)計(jì)的主要方法，可以細(xì)分為： 法、邊界掃描測

19、試法、 法、靜止電源電流法。12. 布局布線的步驟分為： 、電源布線、 、時(shí)鐘布線、 等。13. 為了進(jìn)行時(shí)序驗(yàn)證、功耗驗(yàn)證、信號(hào)完整性驗(yàn)證及電子遷移性驗(yàn)證，需要從版圖結(jié)果中提取 。得分評(píng)卷人二、選擇題(可多選，每題2分，合計(jì)40分)2. 集成電路進(jìn)入納米尺寸時(shí)代后，將面臨以下主要挑戰(zhàn): ( )A. 漏電流增大導(dǎo)致總功耗增加; B. 柵極氧化膜厚度接近物理極限;C. 電路規(guī)模增大導(dǎo)致動(dòng)態(tài)功耗增加; D. 配線延遲不能相應(yīng)降低從而影響性能;2. 以下哪幾項(xiàng)是集成電路制作工藝的? ( )A. SOP; B. BCD; C. BMOS; D. CMOS; E. BiMOS; F. BCG3. MOS

20、FET的溫度特性體現(xiàn)為： ( )A. 溫度升高，載流子遷移率升高，跨導(dǎo)升高，閥值電壓升高；B. 溫度升高，載流子遷移率升高，跨導(dǎo)下降，閥值電壓下降；C. 溫度升高，載流子遷移率下降，跨導(dǎo)下降，閥值電壓升高；D. 溫度升高，載流子遷移率下降，跨導(dǎo)下降，閥值電壓下降；4. 關(guān)于CMOS反相器，以下描述中哪些是正確的？ ( )A. Vtn £ Vi£ ½ Vdd，NMOS導(dǎo)通，等效于電流源，PMOS等效于非線性電阻；B. Vi» ½ Vdd，NMOS和PMOS都處于飽和區(qū)，等效于非線性電阻；C. Vdd/2 £ Vi£ Vdd/2

21、 +Vtp, PMOS導(dǎo)通，等效于電流源，NMOS等效于非線性電阻；D. Vi ³ Vdd +Vtp,NMOS導(dǎo)通，PMOS截止；5. 以下哪些描述符合通用性設(shè)計(jì)七原則？ ( )A. 無論使用者的經(jīng)驗(yàn)、文化水平、語言技能、使用時(shí)的注意力集中程度如何，都能容易地理解設(shè)計(jì)物的使用方式。B. 設(shè)計(jì)物對于不同能力的人們來說都是有用而適合的。C. 提供合適的尺度和空間以便于接近、到達(dá)、操控和使用，無論使用者的生理尺寸、體態(tài)和動(dòng)態(tài)。D. 設(shè)計(jì)物應(yīng)該降低由于偶然動(dòng)作和失誤而產(chǎn)生的危害及負(fù)面后果。6. 以下哪些為微處理器IP必須具備的功能？ ( )A. Fetch; B. Decode;C. Exe

22、cute; D. Encode; E. Writeback; F.Compile;7. 以下關(guān)于設(shè)計(jì)抽象度的描述中，哪些是正確的？ ( )A. 算法級(jí)描述決定系統(tǒng)的實(shí)施方式（體系結(jié)構(gòu)、算法）；B. 門級(jí)描述是基于基本元件（AND/OR/NOT/FF等）的電路設(shè)計(jì)；C. 門級(jí)描述決定硬件的處理方式（數(shù)據(jù)電路與控制電路）；D. RTL描述包括時(shí)鐘級(jí)的時(shí)序設(shè)計(jì)；8. 以下描述比較不同抽象度設(shè)計(jì)的仿真速度，哪些是正確的？ ( )A. 算法級(jí)>門級(jí)>RTL級(jí)； B. RTL級(jí)>門級(jí)>算法級(jí)；C. 門級(jí)>算法級(jí)>RTL級(jí)； D. 算法級(jí)>RTL級(jí)>門級(jí)；9.

23、 以下關(guān)于邏輯綜合的描述，哪些是正確的？ ( )A. 邏輯綜合的結(jié)果是唯一的； B. 邏輯綜合技術(shù)可分為生成順序電路和生成組合電路兩類；C. 布爾邏輯公式的簡化一般與制造工藝無關(guān)。D. 同一邏輯可以由多種電路實(shí)現(xiàn)，邏輯綜合則選擇與面積、延遲時(shí)間、功耗等要求最接近的電路。10. 以下問題描述中，哪些有可能通過可測性設(shè)計(jì)發(fā)現(xiàn)？ ( )A. 制造誤差； B. 性能問題； C. 制造故障； D. 功能未滿足顧客的需求；11. 以下關(guān)于可測性設(shè)計(jì)的描述中，哪些是正確的？ ( )A. 可測性設(shè)計(jì)就是在設(shè)計(jì)階段考慮測試因素，犧牲一部分芯片面積換得測試的容易化 ；B. 可測性設(shè)計(jì)使用自動(dòng)生成工具（ATPG），

24、易于生成故障覆蓋率高的測試模式。C. 可測性設(shè)計(jì)由于增加了設(shè)計(jì)負(fù)荷，將一定導(dǎo)致芯片整體開發(fā)成本的增加。D. 可觀察性與可控制性是衡量可測性設(shè)計(jì)的兩個(gè)尺度。12. 以下描述與可測性設(shè)計(jì)的設(shè)計(jì)制約相關(guān)，哪些是正確的？ （ ）A. 禁止使用循環(huán)組合電路； B. FF的時(shí)鐘信號(hào)必須能夠從外部端口直接控制。 C. FF的復(fù)位信號(hào)必須能夠從外部端口直接控制。 D. 掃描測試時(shí)，RAM和內(nèi)核需要分開進(jìn)行設(shè)計(jì)。 13. 在以下關(guān)于內(nèi)建自測試法的描述中，哪些是正確的？ ( )A. 由于內(nèi)嵌測試模式發(fā)生器，不需要額外生成測試模式；B. 由于只輸出GO/NOGO，故障分析很困難；C. 由于內(nèi)嵌測試輸出評(píng)估部，不需要

25、高價(jià)測試設(shè)備，可降低成本；D. 不可用于Burn-In測試；14. SOC設(shè)計(jì)采用基于IP分離的可測性設(shè)計(jì)，具體的實(shí)現(xiàn)手段有：（ ）A. Distributed BIST;B. Direct Access;C. Test Bus; D. Boundary Scan;15. 以下時(shí)間因素中，會(huì)對電路最終的工作頻率產(chǎn)生影響的有：（ ）A. clock skew;B. 組合電路的最大延遲；C. FF的Setup時(shí)間；D. FF的Hold時(shí)間；16. 以下屬于版圖設(shè)計(jì)的驗(yàn)證科目有： （ ）A. DRC； B. LVS; C. 時(shí)序驗(yàn)證；D.信號(hào)完全性17. 在以下關(guān)于布局布線算法的描述中，哪些是正確的

26、？ ( )A. 是一種高速計(jì)算近似值的算法；B. 是在實(shí)際可行的時(shí)間內(nèi)計(jì)算布局布線最優(yōu)解的算法；C. 是求局部最優(yōu)解的算法；D. 為了讓近似值接近最優(yōu)解，有必要改變執(zhí)行條件（初解、控制參數(shù)）多次進(jìn)行重新計(jì)算； 18. 在以下關(guān)于布局布線的描述中，哪些是正確的？ ( )A. 布線分全局布線與詳細(xì)布線兩個(gè)階段，決定布線途徑；B. 當(dāng)某個(gè)布線變?yōu)椴豢赡軙r(shí)，確定并拆除成為其障礙物的布線群，進(jìn)行重新布線，使其不再成為其它布線的障礙；C. 基于階層的布局設(shè)計(jì)包括自頂向下的布圖規(guī)劃和自下向上的模塊布局；D. 自頂向下的布圖規(guī)劃包括對階層模塊進(jìn)行面積預(yù)估、確定aspect比、放置模塊及模塊間時(shí)間制約的分割；1

27、9. 以下屬于光刻工藝的為： ( )A. 光刻膠涂覆； B. 曝光； C. 顯影； D. 腐蝕；20. 以下為封裝外型的為： ( )A. DIP； B.QFP； C. BGA； D. CSP； 得分評(píng)卷人三. 以下代碼描述了4位到2位的解碼器模塊DEC（具體見以下注釋）。請使用Verilog HDL描述語言寫出能滿足下列條件的測試平臺(tái)模塊testbench：1.DEC作為 testbench的子模塊，所有輸入信號(hào)都由testbench生成并供給；2.輸入信號(hào)din必須隨機(jī)生成；3.必須在testbench內(nèi)部自動(dòng)判定DEC輸出信號(hào)dout正確與非；4.能夠?qū)⒉ㄐ伪４嬷廖募?20分)/ dec

28、oder: dindout/ 1xxx11/ 01xx10/ 001x01/ 000x00module DEC(clk, rstn, din, dout);inputclk, rstn;input3:0din;output1:0dout;reg1:0 dout;always(posedge clk or negedge rstn)beginif (!rstn)dout <= 2'b00;else if (din3 = 1'b1)dout <= 2'h3;else if (din2 = 1'b1)dout <= 2'h2;else if

29、(din1 = 1'b1)dout <= 2'h1;else if (din0 = 1'b1)dout <= 2'h0;endendmodule2012-2013學(xué)年第一學(xué)期大規(guī)模集成電路期末考試答案二 填空題（每個(gè)空格1分，共40分）2. 二極管，晶體管，半導(dǎo)體晶片，封裝。2. 存儲(chǔ)器，微處理器，邏輯集成電路3. L，tox，W4. 系統(tǒng)，邏輯，版圖（或軟件）5.系統(tǒng)功能，制約，黑盒子。6. 量產(chǎn)規(guī)模，彈性設(shè)計(jì)要求，開發(fā)周期。7. 建模，探索，細(xì)化。8. 算法級(jí)，RTL級(jí)，開發(fā)周期9. RTL描述，門電路，面積，延遲，映射10. D-FF，Latch，三狀態(tài)門，組合電路11. 掃描測試法，內(nèi)建自測試法12. 布圖規(guī)劃，布局（設(shè)計(jì)），布線（設(shè)計(jì)）13. 布線寄生參數(shù)二. 選擇題（每題2分，共40分）1. A,B,D2.B,D3.D4.A,C,D5.A,B,C,D6.A,B,C,E7.A,B,D8.D9.B,C,D10. A,C11. A,B,D12. A,B,C,D13. A,B,C14.B,C,D15. A,B,C,D16.A,B,C,D17.A,C,D18.A,B,C,D19.A,B,C,D20.A,B,C,D三、問答題（20分）答題要點(diǎn)包括以下5個(gè)