基于FPGA的高精度數(shù)字頻率計(jì)設(shè)計(jì)

1、大連海事大學(xué)裝訂線畢 業(yè) 論 文二一四年六月基于FPGA的高精度數(shù)字頻率計(jì)設(shè)計(jì)專業(yè)班級(jí)：通信工程3班姓 名： 程勝勝 指導(dǎo)教師： 譚克俊 信息科學(xué)技術(shù)學(xué)院摘 要頻率計(jì)是一種應(yīng)用非常廣泛的電子儀器，也是電子測(cè)量領(lǐng)域中的一項(xiàng)重要內(nèi)容，而高精度的頻率計(jì)的應(yīng)用尤為廣泛。本論文首先簡(jiǎn)單介紹了EDA技術(shù)原理和Quartus開(kāi)發(fā)軟件的操作方法，接著論述了三種常見(jiàn)的測(cè)頻方法，選用其中的等精度測(cè)頻法實(shí)現(xiàn)了高精度測(cè)頻的目的。本設(shè)計(jì)分為硬件設(shè)計(jì)和軟件設(shè)計(jì)，其中軟件設(shè)計(jì)部分采用VerilogHDL編寫(xiě)，分為波形計(jì)數(shù)模塊，數(shù)據(jù)處理模塊和頻率值結(jié)果顯示模塊，各個(gè)模塊程序均通過(guò)了時(shí)序仿真驗(yàn)證和功能仿真驗(yàn)證，再利用頂層文件將

2、所有模塊連接起來(lái)，拼接成一個(gè)整體。模塊劃分的設(shè)計(jì)具有相對(duì)獨(dú)立性，可以對(duì)模塊單獨(dú)進(jìn)行設(shè)計(jì)、調(diào)試和修改，縮短了設(shè)計(jì)周期。此次設(shè)計(jì)的硬件實(shí)現(xiàn)環(huán)境是SmartEDA實(shí)驗(yàn)箱。本論文對(duì)測(cè)頻系統(tǒng)的設(shè)計(jì)流程、模型的建立和仿真做出了具體詳細(xì)的研究，驗(yàn)證了該系統(tǒng)的正確性。本系統(tǒng)采用了 FPGA來(lái)實(shí)現(xiàn)高精度數(shù)字頻率計(jì)設(shè)計(jì)。除復(fù)位鍵輸入部分和LED顯示部分以外，其余全部在一片 FPGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。關(guān)鍵詞：VerilogHDL；數(shù)字頻率計(jì)；EDA；FPGAAbstractFrequency meter is a kind of electronic instrument a

3、pplied widely. A kind of high-accuracy digital frequency meter is designed based on FPGA in this paper. This paper first introduces the method of operation principle of EDA technologyand Quartus II software, then introduces three kinds of common frequency measurement method, the selection of the pre

4、cision frequency measuring methodachieves high precision frequency measurement purpose.The design is divided into hardware design and software, the software design part uses the VerilogHDL compilation, divided into waveform counting module, data processing module and the frequency value result displ

5、ay module, each module program through the timing simulation and functional simulation, the top-level documents connect all modules, spliced into a whole.Design module is relatively independent, can carry on the design, debug and modify the module separately, shorten the design cycle. The design of

6、thehardware environment is the SmartEDA experiment box. Establishment and Simulation of the design process, the frequency measurement system model isstudied in detail in the paper, the system has been proved right.The system uses FPGA to realize the high precision digital frequency meter design. In

7、addition to the reset key input and LED display part outside, the rest allin the realization of a FPGA chip, the whole system is very compact, and flexible change of scene.Key Words: VerilogHDL; Digital Frequency Meter; EDA ; FPGA 目錄第1章 緒論51.1 研究背景及意義51.2 EDA技術(shù)原理與概述5 1.2.1 FPGA基本原理6 1.2.2 硬件描述語(yǔ)言71.2

8、.3 Quartus開(kāi)發(fā)軟件9 1.3 SmartEDA實(shí)驗(yàn)箱與芯片EP1C6Q240C814 1.3.1 SmartEDA教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)14 1.3.2 SmartEDA核心板EP1C6Q24014第2章 頻率測(cè)量方法與原理172.1 直接測(cè)頻法172.2 利用電路的頻率特性進(jìn)行測(cè)量192.2.1 電橋法測(cè)頻192.2.2 諧振法測(cè)頻192.2.3 頻率電壓轉(zhuǎn)換法測(cè)頻192.3 等精度測(cè)量法202.4 本章小結(jié)21第3章系統(tǒng)總體設(shè)計(jì)方案223.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)要求和任務(wù)分析223.1.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)要求223.1.2 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)分析223.2 等精度數(shù)字頻率計(jì)原理框圖

9、233.3 本章小結(jié)24第4章基于FPGA的功能模塊電路設(shè)計(jì)254.1 分頻器模塊設(shè)計(jì)254.2 D觸發(fā)器模塊設(shè)計(jì)274.3 計(jì)數(shù)器模塊設(shè)計(jì)284.4 鎖存器模塊設(shè)計(jì)284.5 倒相器模塊設(shè)計(jì)294.6 乘法器模塊設(shè)計(jì)304.7 除法器模塊設(shè)計(jì)324.8 二進(jìn)制轉(zhuǎn)BCD碼模塊設(shè)計(jì)334.9 數(shù)碼管模塊設(shè)計(jì)和動(dòng)態(tài)掃描顯示電路35 4.9.1數(shù)碼管模塊設(shè)計(jì)35 4.9.2 數(shù)碼管動(dòng)態(tài)掃描顯示電路374.10 本章小結(jié)37第5章 總體設(shè)計(jì)測(cè)試與誤差分析385.1 測(cè)試部分385.2誤差分析40致 謝41參 考 文 獻(xiàn)42附錄43 第1章 緒論1.1 研究背景及意義在電子測(cè)量技術(shù)領(lǐng)域內(nèi)，頻率是一個(gè)最基

10、本的參數(shù)。它不僅是各種強(qiáng)弱電信號(hào)的物質(zhì)本質(zhì)參數(shù)之一，還因?yàn)轭l率信號(hào)的抗干擾性強(qiáng)、易于傳輸、可以獲得較高的測(cè)量精度等特點(diǎn)使各種非電信號(hào)，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號(hào)。因此工程中很多測(cè)量，如用振弦式方法進(jìn)行力的測(cè)量、時(shí)間測(cè)量、速度測(cè)量、速度控制等都涉及到頻率測(cè)量1。因此，研究頻率計(jì)具有一定的實(shí)用價(jià)值2。數(shù)字頻率計(jì)是一種用十進(jìn)制數(shù)字顯示被測(cè)信號(hào)頻率的測(cè)量?jī)x器。在測(cè)控系統(tǒng)中，測(cè)頻方法的研究越來(lái)越受到大家的重視，多種非頻率量的傳感信號(hào)都要轉(zhuǎn)化為頻率量來(lái)進(jìn)行測(cè)量，而頻率計(jì)作為測(cè)量頻率的儀器被廣泛應(yīng)用于工業(yè)生產(chǎn)、實(shí)驗(yàn)室、國(guó)防等領(lǐng)域。隨著電子技術(shù)的飛速發(fā)展，各類分立電子元件及其所構(gòu)成

11、的相關(guān)功能單元，已逐步被功能更強(qiáng)大、性能更穩(wěn)定、使用更方便的集成芯片所取代。由集成芯片和一些外圍電路構(gòu)成的各種自動(dòng)控制、自動(dòng)測(cè)量、自動(dòng)顯示電路遍及各種電子產(chǎn)品和設(shè)備。本次設(shè)計(jì)就是采用EDA(Electronic Design Automation，電子設(shè)計(jì)自動(dòng)化)技術(shù)，通過(guò)一片F(xiàn)PGA芯片和一些外圍電路實(shí)現(xiàn)高精度測(cè)頻的功能。1.2 EDA技術(shù)原理與概述所謂的EDA技術(shù)，是在20世紀(jì)90年代初，從CAD(計(jì)算機(jī)輔助設(shè)計(jì))、CAM(計(jì)算機(jī)輔助制造)、CAT(計(jì)算機(jī)輔助測(cè)試)和CAE(計(jì)算機(jī)輔助工程)的概念發(fā)展而來(lái)的。目前，電子設(shè)計(jì)自動(dòng)化己逐漸成為重要的設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多

12、領(lǐng)域7。EDA技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件工具為開(kāi)發(fā)環(huán)境、以硬件描述語(yǔ)言HDL為設(shè)計(jì)語(yǔ)言、以可編程邏輯器件為試驗(yàn)載體、以ASIC、SoC芯片為目標(biāo)器件，以電子系統(tǒng)設(shè)計(jì)為應(yīng)用方向的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過(guò)程。在EDA的設(shè)計(jì)過(guò)程中，用HDL編寫(xiě)的設(shè)計(jì)文件將自動(dòng)的完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真、直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等等工作。設(shè)計(jì)的工作僅限于利用軟件的方式，即用硬件描述語(yǔ)言來(lái)完成對(duì)系統(tǒng)硬件功能的描述，在EDA工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改如完成軟件設(shè)計(jì)一樣方便而高效。EDA技術(shù)中最

13、為矚目的功能，即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。EDA仿真測(cè)試技術(shù)只需通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂的邊界掃描測(cè)試。另一方面，高速發(fā)展的FPGA/CPLD器件又為EDA技術(shù)的不斷進(jìn)步奠定了堅(jiān)實(shí)的物質(zhì)基礎(chǔ)。FPGA/CPLD器件的更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng)，使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和EDA軟件成為了可能，大大的促進(jìn)了EDA的發(fā)展。EDA技術(shù)是現(xiàn)代電子工程領(lǐng)域的一門(mén)較新的技術(shù)，它提供了基于計(jì)算機(jī)和信息技術(shù)的電路系統(tǒng)設(shè)計(jì)方法，極大的推動(dòng)了電子產(chǎn)業(yè)

14、的發(fā)展。目前，在通信、國(guó)防、航天、工業(yè)自動(dòng)化等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)當(dāng)中，EDA技術(shù)的含量正以驚人的速度發(fā)展著。未來(lái)的EDA將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他的領(lǐng)域，隨著基于EDA的SoC(System on a Chip)設(shè)計(jì)技術(shù)的發(fā)展，軟硬功能核庫(kù)的建立，以及基于HDL所謂自頂向下設(shè)計(jì)理念的確立，將會(huì)極大的推動(dòng)電子工業(yè)的發(fā)展，將電子系統(tǒng)的設(shè)計(jì)和規(guī)劃應(yīng)用到其他的領(lǐng)域中去。1.2.1 FPGA基本原理FPGA是一種高密度的可編程邏輯器件,自從Xilinx公司1985年推出第一片F(xiàn)PGA以來(lái),FPGA的集成密度和性能提高很快,其集成密度最高達(dá)1000萬(wàn)門(mén)/片以上,系統(tǒng)性能可達(dá)300MHz。由于FPGA器

15、件集成度高,方便易用,開(kāi)發(fā)和上市周期短,在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（16×1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)

16、其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。 FPGA器件優(yōu)點(diǎn)：高密度、高速率、系列化、標(biāo)準(zhǔn)化、小型化、多功能、低功耗、低成本，設(shè)計(jì)靈活方便，可無(wú)限次反復(fù)編程，并可現(xiàn)場(chǎng)模擬調(diào)試驗(yàn)證。圖1.1 FPGA基本結(jié)構(gòu)1.2.2 硬件描述語(yǔ)言目前最主要的硬件描述語(yǔ)言是VHDL和Verilog HD

17、L,Verilog HDL和HDL都是用于邏輯設(shè)計(jì)的硬件描述語(yǔ)言，并且都已成為IEEE標(biāo)準(zhǔn)。VHDL發(fā)展的較早，語(yǔ)法嚴(yán)格，而Verilog HDL是在C語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言,語(yǔ)法較自由。 VHDL和Verilog HDL兩者相比，VHDL的書(shū)寫(xiě)規(guī)則比Verilog煩瑣一些，但verilog自由的語(yǔ)法也容易讓少數(shù)初學(xué)者出錯(cuò)。Verilog HDL和VHDL作為描述硬件電路設(shè)計(jì)的語(yǔ)言，其共同的特點(diǎn)在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)、支持邏輯設(shè)計(jì)中層次與范圍的描述、可借用高級(jí)語(yǔ)言的精巧結(jié)構(gòu)來(lái)簡(jiǎn)化電路行為的描述、具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性、支持電路描述由高層到低層

18、的綜合轉(zhuǎn)換、硬件描述與實(shí)現(xiàn)工藝無(wú)關(guān)。本設(shè)計(jì)是用的Verilog HDL語(yǔ)言來(lái)實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)的，本設(shè)計(jì)將重點(diǎn)介紹Verilog HDL語(yǔ)言。Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口

19、，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDL語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用Verilog 仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是，Verilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然,完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。下面列出的是Verilog 硬件描述語(yǔ)言的主要能力： * 基本邏輯門(mén)，

20、例如and、or和nand等都內(nèi)置在語(yǔ)言中。 * 用戶定義原語(yǔ)（UDP）創(chuàng)建的靈活性。用戶定義的原語(yǔ)既可以是組合邏輯原語(yǔ)，也可以是時(shí)序邏輯原語(yǔ)。* 開(kāi)關(guān)級(jí)基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語(yǔ)言中。 * 提供顯式語(yǔ)言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。* 可采用三種不同方式或混合方式對(duì)設(shè)計(jì)建模。這些方式包括：行為描述方式使用過(guò)程化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語(yǔ)句方式建模；結(jié)構(gòu)化方式使用門(mén)和模塊實(shí)例語(yǔ)句描述建模。 * Verilog HDL中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)

21、類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。* 能夠描述層次設(shè)計(jì)，可使用模塊實(shí)例結(jié)構(gòu)描述任何層次。 * 設(shè)計(jì)的規(guī)?？梢允侨我獾模徽Z(yǔ)言不對(duì)設(shè)計(jì)的規(guī)模（大?。┦┘尤魏蜗拗啤? Verilog HDL不再是某些公司的專有語(yǔ)言而是IEEE標(biāo)準(zhǔn)。 * 人和機(jī)器都可閱讀Verilog 語(yǔ)言，因此它可作為EDA的工具和設(shè)計(jì)者之間的交互語(yǔ)言。 * Verilog HDL語(yǔ)言的描述能力能夠通過(guò)使用編程語(yǔ)言接口（PLI）機(jī)制進(jìn)一步擴(kuò)展。PLI是允許外部函數(shù)訪問(wèn)Verilog 模塊內(nèi)信息、允許

22、設(shè)計(jì)者與模擬器交互的例程集合。* 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開(kāi)關(guān)級(jí)、門(mén)級(jí)、寄存器傳送級(jí)（RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 * 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。 * 同一語(yǔ)言可用于生成模擬激勵(lì)和指定測(cè)試的驗(yàn)證約束條件，例如輸入值的指定。* Verilog HDL能夠監(jiān)控模擬驗(yàn)證的執(zhí)行，即模擬驗(yàn)證執(zhí)行過(guò)程中設(shè)計(jì)的值能夠被監(jiān)控和顯示。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 * 在行為級(jí)描述中，Verilog HDL不僅能夠在RTL級(jí)上進(jìn)行設(shè)計(jì)描述，而且能夠在體系結(jié)構(gòu)級(jí)描述及

23、其算法級(jí)行為上進(jìn)行設(shè)計(jì)描述。 * 能夠使用門(mén)和模塊實(shí)例化語(yǔ)句在結(jié)構(gòu)級(jí)進(jìn)行結(jié)構(gòu)描述。* Verilog HDL的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。  * Verilog HDL還具有內(nèi)置邏輯函數(shù)，例如&（按位與）和|（按位或）。 * 對(duì)高級(jí)編程語(yǔ)言結(jié)構(gòu)，例如條件語(yǔ)句、情況語(yǔ)句和循環(huán)語(yǔ)句，語(yǔ)言中都可以使用。* 可以顯式地對(duì)并發(fā)和定時(shí)進(jìn)行建模。 * 提供強(qiáng)有力的文件讀寫(xiě)能力。 * 語(yǔ)言在特定情況下是非確定性的，即在不同的模擬器上模

24、型可以產(chǎn)生不同的結(jié)果；例如，事件隊(duì)列上的事件順序在標(biāo)準(zhǔn)中沒(méi)有定義。 1.2.3 Quartus開(kāi)發(fā)軟件QuartusII是Altera公司推出的新一代開(kāi)發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過(guò)程。QuartusII支持多種編輯輸入法，包括圖形編輯輸入法,VHDL,VerilogHDL和AHDL的文本編輯輸入法，符號(hào)編輯輸入法，以及內(nèi)存編輯輸入法。QuartusII與MATLAB和DSP Builder結(jié)合可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具，與SOPC Builder結(jié)合，可實(shí)現(xiàn)SOPC系統(tǒng)開(kāi)發(fā)。Q

25、uartus(R) II 軟件中的工程由所有設(shè)計(jì)文件和與設(shè)計(jì)有關(guān)的設(shè)置組成?？梢允褂?Quartus II Block Editor、Text Editor、MegaWizard(R) Plug-In Manager（Tools 菜單）和 EDA 設(shè)計(jì)輸入工具建立包括 Altera(R) 宏功能模塊、參數(shù)化模塊庫(kù) (LPM) 函數(shù)和知識(shí)產(chǎn)權(quán) (IP) 函數(shù)在內(nèi)的設(shè)計(jì)。可以使用Settings 對(duì)話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。下面簡(jiǎn)單介紹一下 Quartus基本操作流程： 1.2.3.1 打開(kāi)Quartus軟件并建立工程 （1）

26、在Windows桌面上選擇“開(kāi)始”“程序”AlteraQuartus9.0，打開(kāi)Quartus9.0軟件，軟件界面如圖1.2所示。 圖1.2 Quartus9.0軟件界面(2) 選擇FileNew Project Wizard 新建一項(xiàng)工程。新建工程向?qū)дf(shuō)明對(duì)話框如圖1.3所示。 圖1.3 新建工程向?qū)?3) 單擊Next進(jìn)入下圖所示對(duì)話框。 任何一項(xiàng)設(shè)計(jì)都是一項(xiàng)工程Project，必須首先為此工程建立一個(gè)放置與此工程相關(guān)的所有文件的文件夾，此文件夾將被Quartus默認(rèn)為工作庫(kù)（Work Library）。注意文件夾不能用漢字，不要將文件夾設(shè)在安裝目錄中。 圖1.4 新建工程向?qū)D中第一欄用

27、于指定工程所在工作庫(kù)文件夾；第二欄用于指定工程名；第三欄用于指定頂層文件的實(shí)體名。本例工程的路徑為E:eda，工程名和頂層文件的實(shí)體名均為cntm12。 (4) 單擊Next進(jìn)入圖示對(duì)話框。由于是新建工程，暫無(wú)輸入文件。圖1.5 新建工程向?qū)В?）單擊Next進(jìn)入圖示對(duì)話框。在該對(duì)話框中指定目標(biāo)器件，這里我們選擇的是QuickEDA核心板上用的Cyclone系列的EP1C6240C8。 圖1.6 新建工程向?qū)В?）單擊Next進(jìn)入圖示對(duì)話框。本實(shí)驗(yàn)利用Quartus的集成環(huán)境進(jìn)行開(kāi)發(fā)，不使用任何EDA工具，因此這里不做任何改動(dòng)。圖1.7新建工程向?qū)В?）單擊Next進(jìn)入圖示對(duì)話框。從該對(duì)話框中

28、，可以看到工程文件配置信息報(bào)告。單擊Finish，完成新建工程的建立。圖1.8 新建工程向?qū)?.2.3.2 設(shè)置編譯選項(xiàng)并編譯設(shè)計(jì)文件 在Quartus主界面下選擇ProcessingStart Compilation進(jìn)行全程編譯，若在編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則造出并更正錯(cuò)誤，直至編譯成功為止。在編譯硬件系統(tǒng)時(shí)，狀態(tài)窗口顯示整個(gè)編譯進(jìn)程及每個(gè)編譯階段所用時(shí)間。編譯結(jié)果顯示在Compilaation Report窗口中，如圖1.9所示。 圖1.9 編譯結(jié)果1.3 SmartEDA實(shí)驗(yàn)箱與芯片EP1C6Q240C81.3.1 SmartEDA教學(xué)實(shí)驗(yàn)開(kāi)發(fā)平臺(tái)圖3.3A圖3.3 SmartEDA教學(xué)實(shí)驗(yàn)

29、開(kāi)發(fā)平臺(tái)。SmartEDA主板硬件資源如表1.1所示表1.1 SmartEDA主板硬件資源輸入接口8個(gè)獨(dú)立按鍵PS/2鼠標(biāo)、鍵盤(pán)接口輸出接口8個(gè)LED發(fā)光管8位高亮度7段數(shù)碼管16*16 LED點(diǎn)陣128*64圖形點(diǎn)陣液晶屏256色VGA接口通訊接口紅外UARTI2CSPIRS48510M以太網(wǎng)接口USB常用外設(shè)交流蜂鳴器直流電機(jī)（含測(cè)速模塊）步進(jìn)電機(jī)數(shù)據(jù)采集電壓基準(zhǔn)串行D/A串行A/D數(shù)字溫度傳感器實(shí)時(shí)時(shí)鐘PCF8563T存儲(chǔ)設(shè)備SD卡擴(kuò)展接口主板上總線PACK接口核心板上IO接口 可擴(kuò)任意外設(shè)（與主板PACK兼容）電源-12V、12V、5V、3.3V電源接口1.3.2 SmartEDA核心

30、板EP1C6Q240圖3.3 SmartEDA核心板EP1C6Q240QuickEDA核心板硬件資源：FPGA ：Cyclone EP1C6Q240（約12萬(wàn)門(mén)）SRAM ：512k字節(jié)，最大可擴(kuò)充為1M字節(jié)配置器件：EPCS1 AS接口，可直接對(duì)EPCS器件快速編程，并實(shí)現(xiàn)硬件的在線升級(jí)JTAG接口，可下載配置到FPGA、使用嵌入邏輯分析議分析FPGA內(nèi)部節(jié)點(diǎn)信號(hào)、EPCS器件編程帶I2C接口、E2PROM（256字節(jié)）的復(fù)位芯片CAT1025SI8個(gè)用戶LED燈，4個(gè)用戶按鍵配置成功指示燈，用于指示配置的成功重新配置按鍵復(fù)位按鍵有51個(gè)獨(dú)立I/O口的用戶PACK，用于擴(kuò)展高速AD_DA P

31、ACK，也可用于用戶自己的擴(kuò)展48MHz的有源晶振 1.3.3 EDA實(shí)驗(yàn)箱資源與FPGA引腳的對(duì)應(yīng)關(guān)系表3.1EDA實(shí)驗(yàn)箱資源與FPGA引腳的對(duì)應(yīng)關(guān)系信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)信號(hào)名引腳號(hào)LED1 50 KEY1 121 SEG0 169 DIG0 160 BEEP 175 LED2 53 KEY2 122 SEG1 170 DIG1 159 CLOCK3 11 LED3 54 KEY3 123 SEG2 167 DIG2 162 CLOCK2 8 LED4 55 KEY4 124 SEG3 168 DIG3 161 CLOCK1 12 LED5 176 KEY5 14

32、3 SEG4 165 DIG4 215 LED6 47 KEY6 141 SEG5 166 DIG5 216 LED7 48 KEY7 158 SEG6 163 DIG6 213 LED8 49 KEY8 156 SEG7 164 DIG7 214 表3.1EDA實(shí)驗(yàn)箱資源與FPGA引腳的對(duì)應(yīng)關(guān)系1.3.4 EP1C6Q240C8芯片繼Altera公司成功推出第一代Cyclone FPGA后，Cyclone一詞便深深的烙在廣大硬件工程師心中，一時(shí)間它便成為低功耗、低價(jià)位以及高性能的象征。本設(shè)計(jì)采用的FPGA是EP1C6Q240C8，其核心板主芯片采用240引腳的FPGA，表3.2列出了EP1C

33、6Q240C8的有關(guān)資源特性。表2-1 EP1C6Q2404C8資源列表芯片型號(hào)EP1C6Q240C8邏輯單元LEs6030M4K Memory Blocks26所有RAM Bits239616PLLs2用戶可用I/O185基本串行主動(dòng)配置器件EPCS1該芯片采用240引腳，它擁有6030個(gè)LE，26個(gè)M4K片上RAM（共計(jì)239616bits），2個(gè)高性能PLL以及多達(dá)185個(gè)用戶自定義IO。第2章 頻率測(cè)量方法與原理在電測(cè)技術(shù)領(lǐng)域內(nèi)，頻率是一個(gè)最基本的參數(shù)。它不僅是各種強(qiáng)弱電信號(hào)的物質(zhì)本質(zhì)參數(shù)之一，還因?yàn)楦鞣N非電信號(hào)，諸如速度、力、圖像、音訊等物理量都可以轉(zhuǎn)換為電頻率信號(hào)，因此關(guān)于頻率信號(hào)

34、的測(cè)量和研究顯得非常重要。因?yàn)轭l率信號(hào)的抗干擾性強(qiáng)、易于傳輸，可以獲得較高的測(cè)量精度，所以在測(cè)控系統(tǒng)中，測(cè)頻方法的研究越來(lái)越受到大家的重視，多種非頻率量的傳感信號(hào)都要轉(zhuǎn)化為頻率量來(lái)進(jìn)行測(cè)量。用于頻率測(cè)量的方法有很多，在進(jìn)行頻率測(cè)量時(shí)，我們主要關(guān)心的是頻率所測(cè)量的范圍、精度要求以及被測(cè)對(duì)象的特點(diǎn)8。而測(cè)量所能達(dá)到的精度，不僅取決于所測(cè)的頻率源的精度，而且取決于所使用的測(cè)量設(shè)備和測(cè)量方法。本章主要介紹一些常用的頻率測(cè)量方法。2.1 直接測(cè)頻法直接測(cè)頻法是最簡(jiǎn)單的、也是最基本的測(cè)量頻率的方法。其原理就是在給定的閘門(mén)信號(hào)中填入脈沖，并通過(guò)一定的計(jì)數(shù)線路，得到所填充的脈沖的個(gè)數(shù)，從而算出待測(cè)信號(hào)的頻率或

35、者周期。其測(cè)量原理如圖2.1所示：在測(cè)量的過(guò)程中，按照信號(hào)頻率高低的不同，其測(cè)量方法分為兩種：(1)被測(cè)信號(hào)頻率較高時(shí)此時(shí)，通常選用頻率較低的一個(gè)標(biāo)準(zhǔn)頻率信號(hào)作為閘門(mén)信號(hào)，而將被測(cè)信號(hào)作為填充脈沖，在固定的閘門(mén)時(shí)間內(nèi)對(duì)其計(jì)數(shù)。設(shè)閘門(mén)寬度為T(mén)，計(jì)數(shù)值為N則這種測(cè)量方法的頻率測(cè)量值為： （2-1）測(cè)量誤差主要決定于閘門(mén)時(shí)間T和計(jì)數(shù)器計(jì)數(shù)的數(shù)的準(zhǔn)確度，因此，總的誤差可以采用分項(xiàng)誤差絕對(duì)值線性相加來(lái)表示，即 （2-2）其中是最大量化誤差的相對(duì)值，的產(chǎn)生是由于在測(cè)頻時(shí)，閘門(mén)的開(kāi)啟時(shí)刻與計(jì)數(shù)脈沖之間的時(shí)間關(guān)系不相關(guān)造成的，即在相同的主門(mén)開(kāi)啟時(shí)間內(nèi)，計(jì)數(shù)器所得的數(shù)不一定相同，當(dāng)主門(mén)開(kāi)啟時(shí)間T接近甚至等于被測(cè)

36、信號(hào)周期Tx的整數(shù)倍時(shí)，量化的誤差最大，在數(shù)值上等于石英晶體振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度，也是閘門(mén)時(shí)間的相對(duì)誤差閘門(mén)時(shí)間的準(zhǔn)確度，即： （2-3）閘門(mén)被測(cè)信號(hào)圖2.1 直接測(cè)頻法原理圖(2)被測(cè)信號(hào)頻率較低時(shí)此時(shí)，通常選用被測(cè)信號(hào)作為閘門(mén)信號(hào)，而將頻率較高的標(biāo)準(zhǔn)頻率信號(hào)作為填充脈沖，進(jìn)行計(jì)數(shù)。設(shè)計(jì)數(shù)值為N，標(biāo)準(zhǔn)頻率信號(hào)的頻率為fs，周期為T(mén)s。則這種測(cè)量方法的頻率測(cè)量值為： （2-4）誤差主要為對(duì)標(biāo)準(zhǔn)頻率信號(hào)計(jì)數(shù)產(chǎn)生的士1個(gè)字誤差，在忽略閘門(mén)信號(hào)自身誤差的情況下，測(cè)量精度為： （2-5）直接測(cè)頻方法的優(yōu)點(diǎn)是：測(cè)量比較方便、讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測(cè)量精度。這種測(cè)頻方法的主

37、要缺點(diǎn)是：測(cè)量誤差主要來(lái)自于被測(cè)信號(hào)和標(biāo)準(zhǔn)頻率信號(hào)，由于標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)器總存在±1個(gè)計(jì)數(shù)誤差，難以同時(shí)兼顧低頻和高頻以實(shí)現(xiàn)等精度測(cè)量，所以測(cè)量的精度較低。但是，通過(guò)提高測(cè)量頻率可以提高測(cè)量的精度，如果測(cè)量的頻率一定時(shí)，盡可能的在比較長(zhǎng)的閘門(mén)時(shí)間下測(cè)頻，可以提高測(cè)量精度8。但對(duì)于較低的被測(cè)頻率來(lái)說(shuō)，測(cè)頻的精度是不高的。拍頻法、示波器法和差頻法等測(cè)量頻率的方法都屬于此方法的范疇。前兩種方法主要低頻頻率的測(cè)量。差頻發(fā)則常用于高頻頻段的頻率測(cè)量，其突出的優(yōu)點(diǎn)是測(cè)試靈敏度高。2.2 利用電路的頻率特性進(jìn)行測(cè)量設(shè)某電路的頻率特性為： （2-6）式中a，b，c是電路己知參數(shù)，可以根據(jù)a，b，c

38、等值求出頻率。用此方法測(cè)量頻率的有電橋法和諧振法等。下面分別簡(jiǎn)單的做一介紹。2.2.1 電橋法測(cè)頻電橋法測(cè)頻是利用交流電橋的平衡條件和電橋電源頻率有關(guān)這一特性來(lái)測(cè)量頻率的，在電橋面板上將調(diào)節(jié)電橋平衡的可變電阻(或電容)的調(diào)節(jié)旋鈕(度盤(pán))按頻率刻度，則在電橋指示平衡時(shí)，測(cè)試者便可以從刻度上直接讀得被測(cè)信號(hào)的頻率fx。這種電橋測(cè)頻法的精度約為±(0.51)%。在高頻時(shí)，由于寄生參數(shù)影響嚴(yán)重，會(huì)使測(cè)量精度大大下降，所以這種電橋測(cè)頻方法僅適用于l0KHz以下的音頻范圍9。2.2.2 諧振法測(cè)頻諧振法測(cè)頻是利用電感、電容串聯(lián)諧振回路或并聯(lián)諧振回路的諧振特性來(lái)實(shí)現(xiàn)測(cè)頻的。當(dāng)被測(cè)的頻率信號(hào)加到變壓

39、器式的諧振電路中時(shí)，調(diào)節(jié)電容來(lái)使諧振電路達(dá)到諧振。如果電容的調(diào)節(jié)度盤(pán)按諧振頻率刻度，則可以直接從該刻度讀出被測(cè)頻率值。諧振法測(cè)量頻率的精度大約在±(0.251)%的范圍內(nèi)，通常作為頻率粗測(cè)或者某些儀器的附屬測(cè)頻部件。2.2.3 頻率電壓轉(zhuǎn)換法測(cè)頻這種測(cè)頻方法的原理是利用相關(guān)電路把正弦頻率轉(zhuǎn)換為周期相等、寬度 、幅度均為定值的矩形脈沖列，用低通濾波器濾除其全部交流分量，則平均值即直流分量為： （2-7）輸出的電流電壓依次用上式按頻率刻度的電壓表指示，則從電壓表指針?biāo)傅目潭缺憧芍苯幼x出被測(cè)頻率fx ， f U轉(zhuǎn)換式頻率計(jì)最高測(cè)量頻率可達(dá)幾兆赫茲?？梢赃B續(xù)監(jiān)視頻率的變化是這種測(cè)量頻率方法

40、的突出優(yōu)點(diǎn)。2.3 等精度測(cè)量法等精度測(cè)量方法是在直接測(cè)頻方法的基礎(chǔ)上發(fā)展起來(lái)的。它的閘門(mén)時(shí)間不是固定的值，而是被測(cè)信號(hào)周期的整數(shù)倍，即與被測(cè)信號(hào)同步。因此，排除了對(duì)被測(cè)信號(hào)計(jì)數(shù)所產(chǎn)生的個(gè)字誤差，并且達(dá)到了在整個(gè)測(cè)量頻段的等精度測(cè)量10，其測(cè)頻原理如圖2.2所示。被測(cè)信號(hào) 預(yù)置閘門(mén) 實(shí)際閘門(mén) 標(biāo)準(zhǔn)時(shí)鐘 圖2.2 等精度測(cè)頻原理圖在測(cè)量過(guò)程中，有兩個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén)開(kāi)啟信號(hào)（預(yù)置閘門(mén)上升沿），此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)，計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù)置閘門(mén)關(guān)閉信號(hào)（下降沿）到時(shí)，計(jì)數(shù)器并不立即停止計(jì)數(shù)，而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束

41、計(jì)數(shù)，完成一次測(cè)量過(guò)程?？梢钥闯?，實(shí)際閘門(mén)時(shí)間t與預(yù)置閘門(mén)時(shí)間T并不嚴(yán)格相等，但差值不會(huì)超過(guò)被測(cè)信號(hào)的一個(gè)周期11。設(shè)在一次實(shí)際閘門(mén)時(shí)間t中計(jì)數(shù)器對(duì)被測(cè)信號(hào)的計(jì)數(shù)值為Nx，對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為Ns，標(biāo)準(zhǔn)信號(hào)的頻率為fs則被測(cè)信號(hào)的頻率為： （2-8）若忽略標(biāo)準(zhǔn)頻率信號(hào)的誤差，則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差為： （2-9）式中fo為被測(cè)信號(hào)的準(zhǔn)確值。在測(cè)量中由于fx計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升沿觸發(fā)的，對(duì)fx的計(jì)數(shù)Nx無(wú)誤差。而對(duì)fs的計(jì)數(shù)Ns最多相差一個(gè)數(shù)的誤差，即|Ns| 1。則測(cè)量頻率為： （2-10）由以上分析我們可得出，測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān)，僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)

42、信號(hào)頻率有關(guān)，從而實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。而閘門(mén)時(shí)間選的越長(zhǎng)，標(biāo)準(zhǔn)頻率選的越高，測(cè)頻的相對(duì)誤差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生，在保證測(cè)量精度滿足的前提下，提高標(biāo)準(zhǔn)信號(hào)頻率，可使閘門(mén)時(shí)間縮短，即提高測(cè)試速度10。2.4 本章小結(jié)本章詳細(xì)的介紹了頻率測(cè)量的常用方法，主要包括直接測(cè)頻法、利用電路的頻率特性進(jìn)行測(cè)量的方法、等精度測(cè)頻率，并對(duì)幾種測(cè)量方法進(jìn)行了具體的分析。通過(guò)研究，指出了各種測(cè)量方法的適用測(cè)量范圍及其優(yōu)缺點(diǎn)，并對(duì)其可能產(chǎn)生的誤差進(jìn)行了分析，提出了提高測(cè)量精度的方法。第3章系統(tǒng)總體設(shè)計(jì)方案3.1 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)要求和任務(wù)分析3.1.1 頻率計(jì)系統(tǒng)設(shè)計(jì)

43、任務(wù)要求設(shè)計(jì)一種基于FPGA的數(shù)字頻率計(jì)。要求：（1）能測(cè)量矩形波的頻率；（2）頻率測(cè)量范圍為：1Hz50MHz；（3）LED顯示測(cè)量值。3.1.2 頻率計(jì)系統(tǒng)設(shè)計(jì)任務(wù)分析在第二章緒論中介紹了頻率計(jì)的幾種設(shè)計(jì)方案，其中采用PLD(包括大規(guī)?？删幊踢壿嬈骷﨔PGA/CPLD等)系統(tǒng)設(shè)計(jì)的等精度數(shù)字頻率計(jì)，具有集成度高、高速和高可靠性的特點(diǎn)，頻率的測(cè)頻范圍可達(dá)到0.1Hz50MHz，測(cè)頻全域相對(duì)誤差恒為百萬(wàn)分之一，完全可以達(dá)到任務(wù)要求。因此，本系統(tǒng)采用了FPGA實(shí)現(xiàn)頻率測(cè)量系統(tǒng)中的數(shù)字頻率計(jì)設(shè)計(jì)。全部設(shè)計(jì)模塊均在一片F(xiàn)PGA芯片上實(shí)現(xiàn)，整個(gè)系統(tǒng)非常精簡(jiǎn)，而且具有靈活的現(xiàn)場(chǎng)可更改性。本設(shè)計(jì)采用ver

44、ilog語(yǔ)言對(duì)FPGA進(jìn)行軟件開(kāi)發(fā)與設(shè)計(jì)，選用的開(kāi)發(fā)環(huán)境為Quartus II 9.0，測(cè)頻系統(tǒng)的生成、編譯、仿真和驗(yàn)證都是在該系統(tǒng)中進(jìn)行的。3.2 等精度數(shù)字頻率計(jì)原理框圖 對(duì)于等精度數(shù)字頻率計(jì)也可用傳統(tǒng)的中規(guī)模集成電路來(lái)實(shí)現(xiàn)，但由于設(shè)計(jì)比較復(fù)雜，這樣勢(shì)必會(huì)使PCB板的面積過(guò)于龐大，因此不宜采用此種設(shè)計(jì)方法。其實(shí)本設(shè)計(jì)也可以用單片機(jī)來(lái)實(shí)現(xiàn)，靈活性則大大提高，但單片機(jī)的處理速度不夠快，并且能夠處理的頻率也不夠高，因此本設(shè)計(jì)也不采用此種方法。FPGA具有集成度高，一片F(xiàn)PGA等效于幾十到幾百萬(wàn)枚門(mén)電路，并且高頻特性特別好，又由于其可編程，設(shè)計(jì)起來(lái)事半功倍，因此本設(shè)計(jì)采用FPGA來(lái)實(shí)現(xiàn)等精度數(shù)字頻

45、率計(jì)。其系統(tǒng)原理框圖如圖3.1所示。 圖 3.1 系統(tǒng)總體框架圖設(shè)計(jì)原理如圖3.1所示，主要由以下幾部分組成：分頻器電路、D觸發(fā)器、2個(gè)計(jì)數(shù)器、3個(gè)鎖存器、倒相器、乘法器、除法器、譯碼電路、LED顯示電路等組成。工作原理如下：被測(cè)頻率同時(shí)送到D觸發(fā)器和計(jì)數(shù)器，由48M系統(tǒng)時(shí)鐘分頻得出的1K標(biāo)準(zhǔn)頻率送到另外一個(gè)計(jì)數(shù)器，當(dāng)D觸發(fā)器電路檢測(cè)到閘門(mén)信號(hào)上升沿時(shí)，等待被測(cè)頻率上升沿來(lái)后同時(shí)打開(kāi)兩個(gè)計(jì)數(shù)器計(jì)數(shù)，當(dāng)閘門(mén)信號(hào)下降沿來(lái)到后被測(cè)頻率下降沿也來(lái)到，又發(fā)出計(jì)數(shù)停止信號(hào)，計(jì)數(shù)器停止計(jì)數(shù)。同時(shí)計(jì)數(shù)器的計(jì)數(shù)值鎖存到鎖存器，時(shí)序乘法器從鎖存器中取得被測(cè)頻率的計(jì)數(shù)值與標(biāo)準(zhǔn)時(shí)鐘頻率進(jìn)行乘法運(yùn)算，然后再將乘法器運(yùn)算

46、所得的值與標(biāo)準(zhǔn)時(shí)鐘的計(jì)數(shù)值送給除法器，乘法器的結(jié)果為被除數(shù)，標(biāo)準(zhǔn)時(shí)鐘的計(jì)數(shù)值為除數(shù)，運(yùn)算所得結(jié)果就是被測(cè)信號(hào)的頻率，然后再經(jīng)過(guò)二十進(jìn)制轉(zhuǎn)換變成BCD碼，送給數(shù)碼管顯示。本設(shè)計(jì)采用lKHz的標(biāo)準(zhǔn)時(shí)鐘，由于乘法器輸入是32位二進(jìn)制數(shù)，除法器輸入的是40位二進(jìn)制數(shù)。以下介紹各種模塊電路的功能及實(shí)現(xiàn)過(guò)程。計(jì)數(shù)器鎖存器乘法器D觸發(fā)器鎖存器分頻器計(jì)數(shù)器倒相器除法器二進(jìn)制轉(zhuǎn)BCD碼鎖存器動(dòng)態(tài)數(shù)碼管顯示48MHZ 被測(cè)頻率信號(hào)圖3.2 內(nèi)部模塊原理設(shè)計(jì)圖3.3 本章小結(jié) 本章主要是對(duì)頻率計(jì)系統(tǒng)的設(shè)計(jì)任務(wù)指標(biāo)進(jìn)行分析，并提出基于FPGA的等精度頻率計(jì)系統(tǒng)設(shè)計(jì)方案，詳細(xì)給出了系統(tǒng)總體框架圖和內(nèi)部模塊設(shè)計(jì)圖。第4章

47、基于FPGA的功能模塊電路設(shè)計(jì)4.1 分頻器模塊設(shè)計(jì)分頻模塊主要是對(duì)FGPA產(chǎn)生的48MHz的時(shí)鐘晶振頻率進(jìn)行分頻，獲得所需的控制信號(hào)頻率和標(biāo)準(zhǔn)信號(hào)頻率，其模塊設(shè)計(jì)如圖4.1A所示。 圖4.1分頻模塊rst：復(fù)位控制信號(hào)，負(fù)脈沖有效；clk：時(shí)鐘信號(hào)，實(shí)驗(yàn)箱提供的48MHz的時(shí)鐘控制信號(hào)；clk_1hz：分得頻率的輸出端口,輸出1Hz頻率信號(hào)，作為閘門(mén)電壓。clk_1khz：分得頻率的輸出端口,輸出1KHz頻率信號(hào)，作為標(biāo)準(zhǔn)信號(hào)頻率。clk_2khz：分得頻率的輸出端口,輸出1KHz頻率信號(hào)，作為數(shù)碼管顯示的掃描顯示頻率。分頻器部分源程序：always (posedge clk or nege

48、dge rst)if(! rst) begincount1 <= 1'b0;clk_1hz <= 1'b0;endelseif ( count1 < N1/2-1)begin count1 <= count1 + 1'b1;endelsebegincount1 <= 1'b0;clk_1hz <= clk_1hz;endalways (posedge clk or negedge rst)if(! rst) begincount2 <= 1'b0;clk_1khz <= 1'b0;endelseif

49、 ( count2 < N2/2-1)begin count2 <= count2 + 1'b1;endelsebegincount2 <= 1'b0;clk_1khz <= clk_1khz;endalways (posedge clk or negedge rst)if(! rst) begincount3 <= 1'b0;clk_2khz<= 1'b0;endelseif ( count3 < N3/2-1)begin count3 <= count3 + 1'b1;endelsebegincount

50、3 <= 1'b0;clk_2khz<= clk_2khz;end分頻器模塊運(yùn)行仿真結(jié)果如圖4.2所示：、圖4.2分頻模塊仿真結(jié)果4.2 D觸發(fā)器模塊設(shè)計(jì)在第3章FPGA內(nèi)部功能模塊設(shè)計(jì)中使用了一個(gè)異步清零上升沿觸發(fā)的D觸發(fā)器實(shí)現(xiàn)多周期的同步，其模塊如圖4.3所示。圖4.3 D觸發(fā)器模塊 D：為預(yù)制閘門(mén)信號(hào)， 是輸入端。當(dāng)該信號(hào)發(fā)生變化時(shí)，觸發(fā)器作好準(zhǔn)備等待被測(cè)時(shí)鐘信號(hào)上升沿的到來(lái)，從而控制輸出結(jié)果。CLK：為被測(cè)時(shí)鐘信號(hào)。它和預(yù)置閘門(mén)信號(hào)一同控制D觸發(fā)器的輸出。CLR：為清零信號(hào)，低電平有效。 Q：D觸發(fā)器的輸出。它連接著計(jì)數(shù)器的使能信號(hào)EN從而實(shí)現(xiàn)對(duì)計(jì)數(shù)器的控制。分頻器

51、模塊運(yùn)行仿真結(jié)果如圖4.4所示：圖4.4 D觸發(fā)器模塊仿真結(jié)果4.3 計(jì)數(shù)器模塊設(shè)計(jì)32位高速計(jì)數(shù)器模塊和40位高速計(jì)數(shù)器模塊是本系統(tǒng)的核心模塊，本系統(tǒng)的主要工作都是由它們來(lái)完成的。在一定的預(yù)置時(shí)間內(nèi)有兩個(gè)計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和時(shí)基信號(hào)進(jìn)行計(jì)數(shù)，從而取得計(jì)數(shù)值，然后進(jìn)行一定的運(yùn)算來(lái)得到被測(cè)信號(hào)的頻率。其模塊如圖4.5和4.6所示： 圖4.5 32位高速計(jì)數(shù)器 圖4.6 40位高速計(jì)數(shù)器EN：計(jì)數(shù)使能信號(hào)，高電平有效。只有當(dāng)EN為高電平時(shí)才允許計(jì)數(shù)器計(jì)數(shù)，它由上一個(gè)模塊（D觸發(fā)器）的輸出端控制，即由實(shí)際閘門(mén)控制計(jì)數(shù)器計(jì)數(shù)。CLR：計(jì)數(shù)器清零信號(hào)，低電平有效。CLK：被測(cè)頻率信號(hào)或標(biāo)準(zhǔn)脈沖信號(hào)，為

52、輸入端。其中被測(cè)信號(hào)是方波信號(hào)。標(biāo)準(zhǔn)的時(shí)基信號(hào)是來(lái)自于分頻模塊的輸出。在測(cè)量時(shí)，標(biāo)準(zhǔn)脈沖信號(hào)與被測(cè)頻率信號(hào)同時(shí)被計(jì)數(shù)模塊進(jìn)行計(jì)數(shù)，然后，將兩個(gè)測(cè)量結(jié)果進(jìn)行比較、計(jì)算，得出被測(cè)信號(hào)的頻率。OUT：32位計(jì)數(shù)結(jié)果輸出端和40位計(jì)數(shù)結(jié)果輸出端，負(fù)責(zé)輸出計(jì)數(shù)結(jié)果。分頻器模塊運(yùn)行仿真結(jié)果如圖4.7所示：圖4.7 分頻器模塊仿真結(jié)果4.4 鎖存器模塊設(shè)計(jì)鎖存器(Latch)是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號(hào)暫存以維持某種電平狀態(tài)。鎖存器的最主要作用是緩存，其次完成高速的控制其與慢速的外設(shè)的不同步問(wèn)題，再其次是解決驅(qū)動(dòng)的問(wèn)題，最后是解決一個(gè) I/O

53、 口既能輸出也能輸入的問(wèn)題，如圖4.10所示。 圖4.8 32位鎖存器 圖4.9 40位鎖存器load： 信號(hào)上升沿到來(lái)時(shí)將對(duì)輸入到內(nèi)部的計(jì)數(shù)信號(hào)進(jìn)行鎖存。din： 輸入計(jì)數(shù)器的計(jì)數(shù)信號(hào)。dout： 輸出鎖存好的計(jì)數(shù)器的計(jì)數(shù)信號(hào)。 分頻器模塊運(yùn)行仿真結(jié)果如圖4.10所示：圖4.10 鎖存器模塊仿真結(jié)果4.5 倒相器模塊設(shè)計(jì)本設(shè)計(jì)所用的倒相器就是簡(jiǎn)單地將輸入方波的高低電平顛倒，作為輸出信號(hào)，輸出出來(lái)，用來(lái)控制兩個(gè)鎖存器和乘法器，如圖4.11所示。 圖4.11 倒相器模塊clk: 連接D觸發(fā)器的Q端，作為倒相器的輸入端。clk_o: 輸出端，輸出與clk端倒相的信號(hào)。倒相器模塊運(yùn)行仿真結(jié)果如圖4.11所示：圖4.11倒相器模塊仿真結(jié)果4.6 乘法器模塊設(shè)計(jì) 本次設(shè)計(jì)使用的是時(shí)序邏輯設(shè)計(jì)方法設(shè)計(jì)一個(gè)32位乘法器，利用時(shí)鐘信號(hào)控制乘法器運(yùn)算，利用時(shí)序邏輯設(shè)計(jì)方法可以使整體設(shè)計(jì)具備流水線結(jié)構(gòu)的特征，能使用在各種工程設(shè)計(jì)設(shè)計(jì)中，如圖4.12所示。圖4.12 乘法器模塊clk: 時(shí)鐘信號(hào)，48MHz。rst_n: 復(fù)位信號(hào)，低電平有效。start： 使能信號(hào)，為0表示信號(hào)無(wú)效，為1表示讀入乘數(shù)，該信號(hào)由0變1后， 進(jìn)行一次當(dāng)前的乘法運(yùn)算，進(jìn)行