最新電子工程師面試題(收集了各大公司常見面試試題)

1、最新電子工程師面試題（收集了各大公司常見面試試題） 仕蘭微面試題目 電子類說明：1、筆試共分兩部分：第一部分為基礎(chǔ)篇（必答題）；第二部分為專業(yè)篇（選答題）。2、應(yīng)聘芯片設(shè)計崗位的同學請以書面形式回答問題并附簡歷參加應(yīng)聘面試。3、如不能參加現(xiàn)場招聘的同學，請將簡歷和答卷郵寄或發(fā)e-mail的形式（請注明應(yīng)聘標題）給我們，以便我們對您作出客觀、全面的評價。第一部分:基礎(chǔ)篇（該部分共有試題8題,為必答題，每位應(yīng)聘者按自己對問題的理解去回答，盡可能多回答你所知道的內(nèi)容。若不清楚就寫不清楚）。1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關(guān)的內(nèi)容（如講清楚模擬、數(shù)字、雙

2、極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。2、你認為你從事研發(fā)工作有哪些特點？3、基爾霍夫定理的內(nèi)容是什么？4、描述你對集成電路設(shè)計流程的認識5、描述你對集成電路工藝的認識。6、你知道的集成電路設(shè)計的表達方式有哪幾種？7、描述一個交通信號燈的設(shè)計。8、我們將研發(fā)人員分為若干研究方向，對協(xié)議和算法理解（主要應(yīng)用在網(wǎng)絡(luò)通信、圖象語音壓縮方面）、電子系統(tǒng)方案的研究、用MCU、DSP編程實現(xiàn)電路功能、用ASIC設(shè)計技術(shù)設(shè)計電路（包括MCU、DSP本身）、電路功能模塊設(shè)計（包括模擬電路和數(shù)字電路）、集成電路后端設(shè)計（主要是指綜合及自動布局布線技術(shù)）、集成電路設(shè)計與

3、工藝接口的研究。你希望從事哪方面的研究？（可以選擇多個方向。另外，已經(jīng)從事過相關(guān)研發(fā)的人員可以詳細描述你的研發(fā)經(jīng)歷）。第二部分：專業(yè)篇（根據(jù)你選擇的方向回答以下你認為相關(guān)的專業(yè)篇的問題。一般情況下你只需要回答五道題以上，但請盡可能多回答你所知道的，以便我們了解你的知識結(jié)構(gòu)及技術(shù)特點。）1、 請談?wù)剬σ粋€系統(tǒng)設(shè)計的總體思路。針對這個思路，你覺得應(yīng)該具備哪些方面的知識？2、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為35v假設(shè)公司接到該項目后，交由你來負責該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全

4、程。3、簡單描述一個單片機系統(tǒng)的主要組成模塊，并說明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡述單片機應(yīng)用系統(tǒng)的設(shè)計原則。4、請用方框圖描述一個你熟悉的實用數(shù)字信號處理系統(tǒng)，并做簡要的分析；如果沒有，也可以自己設(shè)計一個簡單的數(shù)字信號處理系統(tǒng)，并描述其功能及用途。5、畫出8031與2716（2K*8ROM）的連線圖，要求采用三-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒有重疊地址？根據(jù)是什么？若有，則寫出每片2716的重疊地址范圍。6、用8051設(shè)計一個帶一個8*16鍵盤加驅(qū)動八個數(shù)碼管（共陽）的原理圖。7、PCI總線的含義是什么？

5、PCI總線的主要特點是什么？8、請簡要描述HUFFMAN編碼的基本原理及其基本的實現(xiàn)方法。9、說出OSI七層網(wǎng)絡(luò)協(xié)議中的四層（任意四層）。10、中斷的概念？簡述中斷的過程。11、說說對數(shù)字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。12、要用一個開環(huán)脈沖調(diào)速系統(tǒng)來控制直流電動機的轉(zhuǎn)速，程序由8051完成。簡單原理如下：由P3.4輸出脈沖的占空比來控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快；而占空比由K7-K0八個開關(guān)來設(shè)置，直接與P1口相連（開關(guān)撥到下方時為"0"，撥到上方時為"1"，組成一個八位二進制數(shù)N），要求占空比為N/256。 下面程序用計數(shù)法來

6、實現(xiàn)這一功能，請將空余部分添完整。 MOV P1，#0FFH LOOP1 ：MOV R4，#0FFH - MOV R3，#00H LOOP2 ：MOV A，P1 - SUBB A，R3 JNZ SKP1 - SKP1：MOV C，70H MOV P3.4，C ACALL DELAY ：此延時子程序略 - - AJMP LOOP113、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢？14、請用HDL描述四位的全加法器、5分頻電路。15、簡述FPGA等可編程邏輯器件設(shè)計流程。16、同步電路和異步電路的區(qū)別是什么？17、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請畫出你知道的線

7、路結(jié)構(gòu)，簡單描述其優(yōu)缺點。18、描述反饋電路的概念，列舉他們的應(yīng)用。19、放大電路的頻率補償?shù)哪康氖鞘裁矗心男┓椒ǎ?0、畫出CMOS電路的晶體管級電路圖，實現(xiàn)Y=A.B+C(D+E)21、請分析如下電路所實現(xiàn)的功能。22、A）#includevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(n);printf("Data value is %d ",*n);-B)#includevoid testf(int*p)*p+=1;main()int *n,m2;n=m;m0=1;m1=8;testf(&

8、;n);printf(Data value is %d",*n);下面的結(jié)果是程序A還是程序B的？Data value is 8那么另一段程序的結(jié)果是什么？23、用簡單電路實現(xiàn)，當A為輸入時，輸出B波形為：A: B:24、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。25、鎖相環(huán)有哪幾部分組成？26、人的話音頻率一般為3003400HZ，若對其采樣且使信號不失真，其最小的采樣頻率應(yīng)為多大？若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲一秒鐘的信號數(shù)據(jù)量有多大？27、在CMOS電路中，要有一個單管作為開關(guān)管精確傳遞模擬低電平，這個單管你會用P管還是N管，為什么

9、？28、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。29、數(shù)字濾波器的分類和結(jié)構(gòu)特點。30、DAC和ADC的實現(xiàn)各有哪些方法？31、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果？32、什么叫做OTP片、掩膜片，兩者的區(qū)別何在？33、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？34、請描述一下國內(nèi)的工藝現(xiàn)狀。35、請簡述一下設(shè)計后端的整個流程？36、有否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？37、半導體工藝中，摻雜有哪幾種方式？38、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么

10、是PNP、NPN？他們有什么差別？39、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？40、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？漢王筆試1、下面是一些基本的數(shù)字電路知識問題，請簡要回答之。a) 什么是Setup 和Holdup時間？Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發(fā)器的時鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時間。輸入信號應(yīng)提前時鐘上升沿（如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數(shù)據(jù)就不能被這一時鐘打入觸發(fā)器，只有在下一個時

11、鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時間是指觸發(fā)器的時鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。b) 什么是競爭與冒險現(xiàn)象？怎樣判斷？如何消除？c) 請畫出用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？d) 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？e) 什么是同步邏輯和異步邏輯？f) 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？2、 可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編

12、程邏輯器件有哪些？b) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。3、 設(shè)想你將設(shè)計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設(shè)計（包括原理圖和PCB圖）到調(diào)試出樣機的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題？飛利浦大唐筆試歸來1、用邏輯們和cmos電路實現(xiàn)ab+cd2、用一個二選一mux和一個inv實現(xiàn)異或3、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。4. 如何解決亞穩(wěn)態(tài)5. 用verilog/vhdl寫一個fifo控制器6. 用verilog/vddl檢測stream中的特定字符串信威dsp軟件面試題1)DSP和通用處理器在結(jié)構(gòu)上有

13、什么不同，請簡要畫出你熟悉的一種DSP結(jié)構(gòu)圖2)說說定點DSP和浮點DSP的定義（或者說出他們的區(qū)別）3）說說你對循環(huán)尋址和位反序?qū)ぶ返睦斫?）請寫出【8，7】的二進制補碼，和二進制偏置碼。用Q15表示出0.5和0.5揚智電子筆試第一題：用mos管搭出一個二輸入與非門。第二題：集成電路前段設(shè)計流程，寫出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix 命令cp -r, rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫異步D觸發(fā)器的verilog module第七題：What is PC Chipset?第八題：用傳輸門和倒向器搭一個邊沿觸發(fā)器第九題：

14、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。華為面試題研發(fā)(硬件)全都是幾本模電數(shù)電信號單片機題目1.用與非門等設(shè)計全加法器2.給出兩個門電路讓你分析異同3.名詞:sram,ssram,sdram4.信號與系統(tǒng):在時域與頻域關(guān)系5.信號與系統(tǒng):和4題差不多6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機的,12分之一周期.)7.串行通信與同步通信異同,特點,比較8.RS232c高電平脈沖對應(yīng)的TTL邏輯是?(負邏輯?)9.延時問題,判錯10.史密斯特電路,求回差電壓11.VCO是什么,什么參數(shù)(壓控振蕩器?)12. 用D觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖13. 什么耐

15、奎斯特定律,怎么由模擬信號轉(zhuǎn)為數(shù)字信號14. 用D觸發(fā)器做個4進制的計數(shù)15.那種排序方法最快?16.時鐘周期為T,觸發(fā)器D1的建立時間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問，觸發(fā)器D2的建立時間T3和保持時間應(yīng)滿足什么條件。研發(fā)（軟件）用C語言寫一個遞歸算法求N?。唤o一個C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯誤；防火墻是怎么實現(xiàn)的？你對哪方面編程熟悉？新太硬件面題（1）d觸發(fā)器和d鎖存器的區(qū)別（2）有源濾波器和無源濾波器的原理及區(qū)別（3）sram，falsh memory，及dram的區(qū)別？（4）iir，fir濾波器的異同（5）冒泡排序的原理（

16、6）操作系統(tǒng)的功能（7）學過的計算機語言及開發(fā)的系統(tǒng)（8）拉氏變換和傅立葉變換的表達式及聯(lián)系。電子類面試25題1 什么是Setup 和Holdup時間？建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數(shù)據(jù)信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數(shù)據(jù)信號需要保持不變的時間，見圖1。如果不滿足建立和保持時間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會出現(xiàn)metastability的情況。如果數(shù)據(jù)信號在時鐘沿觸發(fā)前后持續(xù)的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。圖1 建立時間和保持時間示意圖2什么是競爭與冒險現(xiàn)

17、象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號通路中經(jīng)過了不同的延時，導致到達該門的時間不一致叫競爭。產(chǎn)生毛刺叫冒險。如果布爾式中有相反的信號則可能產(chǎn)生競爭和冒險現(xiàn)象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。3 用D觸發(fā)器實現(xiàn)2倍分頻的邏輯電路？Verilog描述：module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in;reg out ; always ( posedge clk or posedge reset) if ( reset) out <= 0; els

18、e out <= in; assign in = out; assign clk_o = out; endmodule圖形描述：4 什么是"線與"邏輯，要實現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個輸出信號相連可以實現(xiàn)與的功能。在硬件上，要用oc門來實現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。 同時在輸出端口應(yīng)加一個上拉電阻。5 什么是同步邏輯和異步邏輯？同步邏輯是時鐘之間有固定的因果關(guān)系。異步邏輯是各時鐘之間沒有固定的因果關(guān)系。6 請畫出微機接口電路中，典型的輸入設(shè)備與微機接口邏輯示意圖（數(shù)據(jù)接口、控制接口、所存器/緩沖器）。7 你知道那些常用邏輯電平

19、？TTL與COMS電平可以直接互連嗎？常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8 可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。9 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;o

20、utput 7:0 q;reg 7:0 q;always (posedge clk or posedge reset) if(reset) q <= 0; else q <= d;endmodule10 設(shè)想你將設(shè)計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設(shè)計（包括原理圖和PCB圖）到調(diào)試出樣機的整個過程。在各環(huán)節(jié)應(yīng)注意哪些問題？電源的穩(wěn)定，電容的選取，以及布局的大小。11 用邏輯門和cmos電路實現(xiàn)ab+cd12 用一個二選一mux和一個inv實現(xiàn)異或13 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。Delay < perio

21、d - setup - hold14 如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個規(guī)定時間段內(nèi)達到一個可確認的狀態(tài)。當一個觸發(fā)器進入亞穩(wěn)態(tài)時，既無法預(yù)測該單元的輸出電平，也無法預(yù)測何時輸出才能穩(wěn)定在某個正確的電平上。在這個穩(wěn)定期間，觸發(fā)器輸出一些中間級電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號通道上的各個觸發(fā)器級聯(lián)式傳播下去。15 用verilog/vhdl寫一個fifo控制器包括空，滿，半滿信號。16 用verilog/vddl檢測stream中的特定字符串分狀態(tài)用狀態(tài)機寫。17 用mos管搭出一個二輸入與非門。18 集成電路前段設(shè)計流程，寫出相關(guān)的工具。19 名詞IRQ,BI

22、OS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate20 unix 命令cp -r, rm,uname21 用波形表示D觸發(fā)器的功能22 寫異步D觸發(fā)器的verilog modulemodule dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;alway

23、s (posedge clk or posedge reset) if(reset) q <= 0; else q <= d;endmodule23 What is PC Chipset?芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC（鍵盤控制器）、RTC（實時時鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI（高級能源管理）等的支持。其中北橋芯片起著主

24、導性的作用，也稱為主橋（Host Bridge）。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達到了266MB/s。24 用傳輸門和反向器搭一個邊沿觸發(fā)器25 畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢EE面試題一、模擬電路設(shè)計 基礎(chǔ)知識(筆試時候容易遇到的題目) 1.最基本的如三極管曲線特性(太低極了點) 2.基本放大電路（電壓放大器，電流放大器，互導放大器和互阻放大器），種類，優(yōu)缺點，特別是廣泛采用差分結(jié)構(gòu)的

25、原因 3.反饋之類（電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋），如：負反饋的優(yōu)點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用） 4.頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法 5.鎖相環(huán)電路組成，振蕩器（比如用D觸發(fā)器如何搭） 6.A/D電路組成、工作原理 如果公司做高頻電子的，可能還要RF知識，調(diào)頻，鑒頻鑒相之類，不一一列舉。 太底層的MOS管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。 IC設(shè)計的話需要熟悉的軟件: Cadence,

26、 Synopsys, Avant，UNIX當然也要大概會操作。 實際工作所需要的一些技術(shù)知識(面試容易問到) 如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就不一樣了，不好說什么了。二、數(shù)字電路設(shè)計 當然必問Verilog/VHDL，如設(shè)計計數(shù)器； 邏輯方面數(shù)字電路的卡諾圖化簡，時序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點），全加器等等；比如：設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù) 1.畫出fsm（有限狀態(tài)機）； 2.用

27、verilog編程，語法要符合fpga設(shè)計的要求； 系統(tǒng)方面：如果簡歷上還說做過cpu之類，就會問到諸如cpu如何工作，流水線之類的問題。三、單片機、DSP、FPGA、嵌入式方面（從沒碰過，就大概知道幾個名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補充）如單片機中斷幾個/類型，編中斷程序注意什么問題；DSP的結(jié)構(gòu)（哈佛結(jié)構(gòu)）；嵌入式處理器類型(如ARM)，操作系統(tǒng)種類（Vxworks,ucos,winCE,linux），操作系統(tǒng)方面偏CS方向了，在CS篇里面講了；四、信號系統(tǒng)基礎(chǔ)拉氏變換與Z變換公式等類似東西，隨便翻翻書把如.h(n)=-a*h(n-1)+b*(n)a.求h(n)的z變換；b.問該系

28、統(tǒng)是否為穩(wěn)定系統(tǒng)；c.寫出FIR數(shù)字濾波器的差分方程；以往各種筆試題舉例：利用4選1實現(xiàn)F(x,y,z)=xz+yz'用mos管搭出一個二輸入與非門。 用傳輸門和倒向器搭一個邊沿觸發(fā)器用運算放大器組成一個10倍的放大器微波電路的匹配電阻。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態(tài)隨機存儲器)，F(xiàn)IR IIR DFT(離散傅立葉變換）或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡共同的注意點1.一般情況下，面試官主要根據(jù)你的簡歷提問，所以一定要

29、對自己負責，把簡歷上的東西搞明白；2.個別招聘針對性特別強，就招目前他們確的方向的人，這種情況下，就要投其所好，盡量介紹其所關(guān)心的東西。3.其實技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺得有些難。所以最好在面試前把該看的書看看。4.雖然說技術(shù)面試是實力的較量與體現(xiàn)，但是不可否認，由于不用面試官/公司所專領(lǐng)域及愛好不同，也有面試也有很大的偶然性，需要冷靜對待。不能因為被拒，就否認自己或責罵公司。5.面試時要take it easy，對越是自己鐘情的公司越要這樣。Infineon筆試試題1.畫出CMOS晶體管的CROSS-OVER圖（應(yīng)該是縱剖面圖），給出所有可能的傳輸特性和轉(zhuǎn)移特性。2.畫出

30、NOT,NAND,NOR的符號，真值表，還有transistor level的電路。3.給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的 rise/fall時間。4.給出一個簡單的由多個NOT,NAND,NOR組成的原理圖根據(jù)輸入波形畫出各點波形。5.給出多個mos管組成的電路求5個點的電壓6.給出單管DRAM的原理圖(西電版數(shù)字電子技術(shù)基礎(chǔ)（作者楊頌華、馮毛官）205頁圖914b），問你有什么辦法提高refresh time，總共有5個問題，記不起來了（降低溫度，增大電容存儲容量）7.編一個簡單的求n!的程序8.sketch 連續(xù)正弦信號和連續(xù)矩形波(都有圖)的傅

31、立葉變換若干題目1。集成電路設(shè)計前端流程及工具。先介紹下IC開發(fā)流程：1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR圖形輸入: composer(cadence); viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數(shù)字電路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL :

32、CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim模擬電路仿真工具： AVANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gates delay）反標到生成的門級網(wǎng)表中,返回電路仿真階段進行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。2。FPGA和ASIC的概念，他們的區(qū)別答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電

33、路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點。3。LATCH和DFF的概念和區(qū)別4。用DFF實現(xiàn)二分頻。5。用VERILOG或VHDL寫一段代碼，實現(xiàn)消除一個glitch。6。給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實現(xiàn)（實際上就是化簡）。7。用VERILOG或VHDL寫一段代碼，實現(xiàn)10進制計數(shù)器。8。給出一

34、個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。9。A,B,C,D,E進行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個數(shù)比0多，那么F輸出為1，否則F為0），用與非門實現(xiàn)，輸入數(shù)目沒有限制。10 a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0 例如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine11 請用RTL描述上題state machine12為了實現(xiàn)邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR()答案：NAND部分科廣試題應(yīng)聘IC版圖設(shè)計engineer的部分試題：1、畫出Y=A*B+C的cmos電路圖;2、什么叫Latchup?3、什么叫窄溝效應(yīng)?4、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。威盛最新考題1.寫出asic前期設(shè)計的流程和相應(yīng)的工具2.化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和3.畫出DFF