考研復(fù)試數(shù)電模電

1、-作者xxxx-日期xxxx考研復(fù)試數(shù)電模電【精品文檔】 數(shù)字電路基本概念一基本概念。實(shí)現(xiàn)一些基本邏輯關(guān)系的電路。與、或、非。實(shí)現(xiàn)與邏輯關(guān)系的電路，或門是實(shí)現(xiàn)或邏輯關(guān)系的電路，非門是實(shí)現(xiàn)非邏輯關(guān)系的電路。集成度可以把集成電路分為小規(guī)模（SSI）中規(guī)模（MSI）大規(guī)模（LSI）和超大規(guī)模（VLSI）集成電路。單極性器件；有兩種載流子參與導(dǎo)電的器件叫雙極性器件。單極性器件主要有：雙極性器件主要有：TTL.HTL.ECL.IIL.VNL=VOFF-VIL;高電平噪聲容限為VNH=VIH-VON“與”邏輯關(guān)系的接法叫線與；集電極開門路可以實(shí)現(xiàn)線與；普通TTL門不能實(shí)現(xiàn)線與。高電平、低電平和高阻三種狀態(tài)

2、。實(shí)現(xiàn)用一條導(dǎo)線（總線）輪流傳送幾個(gè)不同的數(shù)據(jù)或控制性號。10.用工作速度來評價(jià)集成電路，速度快的集成電路依次是11.用抗干擾能力來評價(jià)集成電路，抗干擾能力的集成電路一次是12.CMOS門電路的輸入阻抗很高，所以靜態(tài)功耗很小，但由于存在輸入電容，所以隨著輸入信號頻率的增加，功耗也會增加。真值表、函數(shù)表達(dá)式、卡諾圖和邏輯圖。0和1兩種取值，而且它們只是表示兩種狀態(tài)。“與”“或”“非”三種基本邏輯運(yùn)算。函數(shù)表達(dá)式。最小項(xiàng)表達(dá)式和標(biāo)準(zhǔn)或與式即最大項(xiàng)表達(dá)式。代數(shù)法即公式法和圖形法及卡諾圖法。乘積項(xiàng)數(shù)最少，乘積項(xiàng)中的變量個(gè)數(shù)最少的與或式。不會出現(xiàn)的變量組合，其值總為0.由約束項(xiàng)加起來構(gòu)成的邏輯表達(dá)式，是

3、一個(gè)值恒為0的條件等式。22.按邏輯功能的特點(diǎn)，數(shù)字電路可以分為組合邏輯電路和時(shí)序邏輯電路兩大類。二進(jìn)制編碼：n為二進(jìn)制編碼器有2n個(gè)輸入，有n個(gè)輸出。二十進(jìn)制編碼，簡稱為BCD編碼。25.在幾個(gè)信號同時(shí)輸入時(shí)，只對優(yōu)先級低額最高的進(jìn)行編碼叫優(yōu)先編碼?！胺g”出來的過程叫碼譯；n位二進(jìn)制譯碼器有n個(gè)輸入，有2n個(gè)輸出。，工作時(shí)譯碼器只有一個(gè)輸出有效。半加。兩個(gè)同位的加和來自低位的進(jìn)位三者相加叫做全加。多路選擇器。該時(shí)刻的輸入，而與過去的輸入無關(guān)。30.組合邏輯電路的特點(diǎn)：由邏輯門構(gòu)成，不含記憶元件。無法饋線。31競爭：信號經(jīng)由不同的途徑到達(dá)某一會合點(diǎn)時(shí)間有先有后。32.冒險(xiǎn)：由于競爭而引起電路

4、數(shù)處發(fā)生瞬間錯(cuò)誤的現(xiàn)象。33.常用中規(guī)模組合邏輯電路：編碼器、譯碼器、數(shù)據(jù)選擇器、比較器和加法器。數(shù)字電路基本概念第一章由于模擬信息具有連續(xù)性，實(shí)用上難于存儲、分析和傳輸，應(yīng)用二值數(shù)值邏輯構(gòu)成的數(shù)字電路或數(shù)字系統(tǒng)較易克服這些困難，其實(shí)質(zhì)是利用數(shù)字1和0來表示這些信息。1.二值數(shù)值邏輯：常用數(shù)字0和1來表示數(shù)字信號，這里的0和1不是十進(jìn)制的數(shù)字，而是邏輯0和邏輯1。12.正邏輯：1表示高電平，0表示低電平。13.負(fù)邏輯：與正邏輯相反。22.為什么計(jì)算機(jī)或數(shù)字系統(tǒng)中通常用二進(jìn)制數(shù)？答：（1）二進(jìn)制的數(shù)字裝置簡單可靠，所用元件少；二進(jìn)制只有兩個(gè)數(shù)碼0和1，因此，它的每一位數(shù)可用任何具有兩個(gè)不同穩(wěn)定狀

5、態(tài)的元件來表示。 （2）二進(jìn)制的基本運(yùn)算規(guī)則簡單，運(yùn)算操作方便。缺點(diǎn)：二進(jìn)制表示一個(gè)數(shù)時(shí)，位數(shù)多；將人們熟悉的十進(jìn)制數(shù)輸入計(jì)算機(jī)時(shí)，需要轉(zhuǎn)換成二進(jìn)制數(shù)，運(yùn)算后，再將二進(jìn)制數(shù)轉(zhuǎn)換成十進(jìn)制的數(shù)顯示。23. 八進(jìn)制和十六進(jìn)制：由于使用二進(jìn)制數(shù)經(jīng)常是位數(shù)很多，不便書寫和記憶，因此在數(shù)字計(jì)算機(jī)的資料中常采用十六進(jìn)制和八進(jìn)制來表示二進(jìn)制數(shù)。UNIX系統(tǒng)的檔案權(quán)限使用八進(jìn)制，十六進(jìn)制常用于數(shù)字技術(shù)、微處理器、計(jì)算機(jī)和數(shù)據(jù)通信中。24. BCD碼：在這種編碼中，用4位二進(jìn)制數(shù)來表示十進(jìn)制數(shù)中的0-9十個(gè)數(shù)碼。25. BCD碼可分為有權(quán)碼和無權(quán)碼兩類：有權(quán)BCD碼有8421碼、2421碼、5421碼，其中842

6、1碼是最常用的；無權(quán)BCD碼有余3碼、格雷碼等。 26. 8421 BCD碼是最基本和最常用的BCD碼，它和四位自然二進(jìn)制碼相似，各位的權(quán)值為8、4、2、1，故稱為有權(quán)BCD碼。27. 邏輯代數(shù)，又稱布爾代數(shù)：邏輯代數(shù)是按一定的邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)，雖然它和普通代數(shù)一樣也是用字母表示變量，但邏輯代數(shù)中的變量（邏輯代數(shù)）只有兩個(gè)值，即0和1，沒有中間值，且0和1并不表示數(shù)量的大小，而是表示對立的邏輯狀態(tài)。28. 與邏輯：只有當(dāng)一件事的幾個(gè)條件全部具備后，這件事才發(fā)生。29. 或邏輯：當(dāng)一件事的幾個(gè)條件只要有一個(gè)條件得到滿足時(shí)，這件事就會發(fā)生，30. 非邏輯：一件事情的發(fā)生是以其相反的條件為依據(jù)

7、的。31. 真值表：表征邏輯事件輸入和輸出之間全部可能狀態(tài)的表格。第二章1. 用來接通或斷開電路的開關(guān)器件應(yīng)具有兩種工作狀態(tài)：一種是接通（要求其阻抗很小，相當(dāng)于短路），另一種是斷開（要求其阻抗很大，相當(dāng)于開路）。2. 二極管的開關(guān)特性表現(xiàn)在正向?qū)ㄅc反向截止這樣兩種不同狀態(tài)之間的轉(zhuǎn)換過程。3. 與門電路：輸入作為條件，輸出作為結(jié)果，輸入與輸出量之間能滿足與邏輯關(guān)系的電路。4. 或門電路：輸入輸出量之間能滿足或邏輯關(guān)系的電路。5. 非門電路：輸入輸出量之間滿足非邏輯關(guān)系的電路。6. BJT可以構(gòu)成反相器，所以可以用來構(gòu)成非門電路；模擬電路的反相器電壓放大器與數(shù)字電路中的非門的不同：前者工作在放大

8、區(qū)，后者工作在飽和區(qū)和截止區(qū)；7. 利用二極管和BJT構(gòu)成的與或非三種門電路的缺點(diǎn)：由于輸出阻抗比較大，帶負(fù)載能力差，開關(guān)性能也不理想，比較慢。8. TTL邏輯門電路是由若干BJT和電阻構(gòu)成的，其基本環(huán)節(jié)是帶電阻負(fù)載的BJT反相器(非門)。9. BJT反相器的動態(tài)性能：BJT開關(guān)速度受到限制的原因：由于BJT基區(qū)內(nèi)存儲電荷的影響，電荷的存入和消散需要一定的時(shí)間。10. TTL采用輸入級以提高工作速度，采用推拉式輸出級以提高開關(guān)速度和帶負(fù)載能力。11. TTL與非門電路的主要特點(diǎn)：電路的輸入端采用了多發(fā)射極的BJT。12. 三態(tài)門：除了具備一般與非門輸出電阻較小的高、低電平狀態(tài)，還具有高輸出電阻

9、的第三狀態(tài)，稱為高阻態(tài)；既保持了推拉式輸出級的優(yōu)點(diǎn)，又能做線與連接。 37. TTL電路 TTL電路以雙極型晶體管為開關(guān)元件，所以又稱雙極型集成電路。雙極型數(shù)字集成電路是利用電子和空穴兩種不同極性的載流子進(jìn)行電傳導(dǎo)的器件。 它具有速度高（開關(guān)速度快）、驅(qū)動能力強(qiáng)等優(yōu)點(diǎn)，但其功耗較大，集成度相對較低。 CMOS電路 MOS電路又稱場效應(yīng)集成電路，屬于單極型數(shù)字集成電路。單極型數(shù)字集成電路中只利用一種極性的載流子（電子或空穴）進(jìn)行電傳導(dǎo)。 它的主要優(yōu)點(diǎn)是輸入阻抗高、功耗低、抗干擾能力強(qiáng)且適合大規(guī)模集成。40. CMOS與TTL相比較，它的功耗低，扇出系數(shù)大（指帶同類門負(fù)載），噪聲容限大，開關(guān)速度與

10、TTL接近。41. 抗干擾措施：（1） 多余輸入端的處理措施：一般不讓多余的輸入端懸空，以防止干擾信號的引入。（2） 去耦合濾波器：濾除較大的脈沖電流或尖峰電流，（3） 接地和安裝工藝：正確的接地技術(shù)可以降低電路噪聲；良好的安裝工藝可以減少接線電容而導(dǎo)致寄生反饋有可能引起寄生振蕩。48. 邏輯非門（反相器）電路的主要技術(shù)參數(shù)為：扇出數(shù)、噪聲容限、傳輸延遲時(shí)間、功耗、功耗-延遲時(shí)間積。第三章1. 組合邏輯電路：在任何時(shí)刻，輸出狀態(tài)只決定于同一時(shí)刻各輸入狀態(tài)的組合，而與先前狀態(tài)無關(guān)的邏輯電路。2. 組合邏輯電路的特點(diǎn)：（1） 輸入輸出之間沒有反饋延遲通路；（2） 電路中不含記憶單元；（3） 由邏輯

11、門構(gòu)成；（4） 輸出與電路原來狀態(tài)無關(guān)。5.邏輯代數(shù)，又稱布爾代數(shù)：邏輯代數(shù)是按一定的邏輯規(guī)律進(jìn)行運(yùn)算的代數(shù)，雖然它和普通代數(shù)一樣也是用字母表示變量，但邏輯代數(shù)中的變量（邏輯代數(shù)）只有兩個(gè)值，即0和1，沒有中間值，且0和1并不表示數(shù)量的大小，而是表示對立的邏輯狀態(tài)。6.邏輯函數(shù)可用真值表、邏輯表達(dá)式、卡諾圖和邏輯圖四種方式表達(dá)。9. 半加器：可用于實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的相加。10. 競爭冒險(xiǎn)：由于從輸入到輸出的過程中，不同通路上門的級數(shù)不同，或者門電路平均延遲時(shí)間的差異，使信號從輸入經(jīng)不同通路傳輸?shù)捷敵黾壍臅r(shí)間不同，從而導(dǎo)致邏輯電路產(chǎn)生錯(cuò)誤輸出。11. 競爭：信號經(jīng)過不同路徑在不同的時(shí)刻到達(dá)的

12、現(xiàn)象；由此產(chǎn)生的干擾脈沖的現(xiàn)象叫做冒險(xiǎn)。12. 分析組合邏輯電路的目的是確定已知電路的邏輯功能，其大致步驟是：寫出各輸出端的邏輯表達(dá)式化簡和變換邏輯表達(dá)式列出真值表確定功能13. 應(yīng)用邏輯門電路設(shè)計(jì)組合邏輯電路的步驟是：列出真值表寫出邏輯表達(dá)式（或填寫卡諾圖）邏輯化簡和變換畫出邏輯圖第4章 1.常用的組合邏輯部件：編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、數(shù)值比較器、奇偶校驗(yàn)/產(chǎn)生器、加法器、算術(shù)/邏輯運(yùn)算單元2. 編碼：把二進(jìn)制碼按一定的規(guī)律編排，是每組代碼具有一特定的含義（代表某個(gè)數(shù)或控制信號）。3. 編碼器：具有編碼功能的邏輯電路。4. 優(yōu)先編碼：允許同時(shí)在幾個(gè)輸入端有輸入信號，編碼器按輸

13、入信號排定的優(yōu)先順序，只對同時(shí)輸入的幾個(gè)信號中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。5. 優(yōu)先編碼器：識別請求信號的優(yōu)先級別并進(jìn)行編碼的邏輯部件。6. 譯碼：編碼的逆過程，將具有特定含義的二進(jìn)制碼進(jìn)行辨別，并轉(zhuǎn)換成控制信號。7. 譯碼器：具有譯碼功能的邏輯電路。8. 唯一地址譯碼：將一系列代碼轉(zhuǎn)換成與之一一對應(yīng)的有效信號；常用于計(jì)算機(jī)中對存儲器單元地址的譯碼，即將每一個(gè)地址代碼轉(zhuǎn)換成一個(gè)有效信號，從而選中對應(yīng)的單元。9. 代碼變換器：將一種代碼轉(zhuǎn)換成另一種代碼。10. 數(shù)據(jù)分配器：將一個(gè)數(shù)據(jù)源來的數(shù)據(jù)根據(jù)需要送到多個(gè)不同的通道上去，實(shí)現(xiàn)數(shù)據(jù)分配功能的邏輯電路。作用相當(dāng)于多個(gè)輸出的單刀多擲開關(guān)。11. 數(shù)據(jù)

14、選擇器：經(jīng)過選擇，把多個(gè)通路的數(shù)據(jù)傳送到唯一的公共數(shù)據(jù)通道上取。實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏輯電路稱為數(shù)據(jù)選擇器。作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)。12. 數(shù)值比較器：對兩數(shù)進(jìn)行比較，以判斷其大小的邏輯電路。13. 半加器：只考慮兩個(gè)加數(shù)本身，而沒有考慮低位來的進(jìn)位，完成這種加法功能的邏輯電路。14. 全加器：能進(jìn)行加數(shù)、被加數(shù)和低位來的進(jìn)位信號相加，并根據(jù)求和結(jié)果給出該位的進(jìn)位信號。15. 串行進(jìn)位：任一位的加法運(yùn)算必須在低一位的運(yùn)算完成后才能進(jìn)行。16. 超前進(jìn)位加法邏輯：使每位的進(jìn)位只由加數(shù)和被加數(shù)決定，而與低位的進(jìn)位無關(guān)。17. 補(bǔ)碼=反碼+118. 反碼=（2n1）原碼第五章1. 構(gòu)成時(shí)序邏

15、輯電路的基本單元是觸發(fā)器。2. 觸發(fā)器：能夠存儲一位二進(jìn)制碼的邏輯電路，它有兩個(gè)互補(bǔ)輸出端，其輸出狀態(tài)不僅與輸入有關(guān)，而且還與原先的輸出狀態(tài)有關(guān)。3. 觸發(fā)器的電路結(jié)構(gòu)分為基本RS觸發(fā)器、同步RS觸發(fā)器、主從觸發(fā)器、邊沿觸發(fā)器、維持阻塞觸發(fā)器。4. 與非門構(gòu)成的基本RS觸發(fā)器的功能表RSQ10101011不變00不定R為置0端，S為置1端，與非門構(gòu)成的基本RS觸發(fā)器，R、S低電平有效5. 或非門構(gòu)成的基本RS觸發(fā)器中，R、S高電平有效。6. 消除機(jī)械開關(guān)震動引起的脈沖：運(yùn)用基本RS觸發(fā)器；利用基本RS觸發(fā)器的記憶作用可以消除開關(guān)震動所產(chǎn)生的影響。7. 同步RS觸發(fā)器的約束條件：SR=0因?yàn)镾=

16、1，R=1時(shí)，狀態(tài)不定。8. 現(xiàn)態(tài)：現(xiàn)在的狀態(tài)，CP作用之前的觸發(fā)器狀態(tài)。9. 次態(tài)：下一個(gè)狀態(tài)，CP作用之后的觸發(fā)其狀態(tài)。10. 主從觸發(fā)器：有兩級觸發(fā)器構(gòu)成，其中一級接收輸入信號，其狀態(tài)直接由輸入信號決定，稱為主觸發(fā)器，還有一級的輸入與主觸發(fā)器的輸出連接，其狀態(tài)由主觸發(fā)器的狀態(tài)決定，稱為從觸發(fā)器11. 主從RS觸發(fā)器特點(diǎn)：（1） 有兩個(gè)同步RS觸發(fā)器即主觸發(fā)器和從觸發(fā)器組成，他們受互補(bǔ)時(shí)鐘信號控制（2） 只在時(shí)鐘脈沖的負(fù)跳沿（CP由1變0時(shí)刻，CP的下降沿）（3） 對于負(fù)跳沿觸發(fā)的觸發(fā)器，輸入信號必須在CP正跳沿前加入，為主觸發(fā)器發(fā)生翻轉(zhuǎn)做好準(zhǔn)備，而CP正跳沿后的高電平要有一定的延遲時(shí)間，

17、以確保主觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)；CP的負(fù)跳沿使從觸發(fā)器發(fā)生翻轉(zhuǎn)時(shí)后，CP的低電平也必須有一定的延遲時(shí)間，以確保從觸發(fā)器達(dá)到新的穩(wěn)定狀態(tài)。13. 脈沖工作特性：主從觸發(fā)器對輸入信號和時(shí)鐘脈沖的要求。14. 與主從觸發(fā)器相比，同類工藝的邊沿觸發(fā)器有更強(qiáng)的抗干擾能力和更高的工作速度。15. 邊沿觸發(fā)器：觸發(fā)器接收的是時(shí)鐘脈沖CP 的某一約定跳變(正跳變或負(fù)跳變)來到時(shí)的輸入數(shù)據(jù)。在CPl 及CP0 期間以及CP非約定跳變到來時(shí)，觸發(fā)器不接收數(shù)據(jù)。 16. 電平觸發(fā)器或電位觸發(fā)器：當(dāng)觸發(fā)器的向步控制信號正為約定“1”或“0”電平時(shí)，觸發(fā)器接收輸入數(shù)據(jù)，此時(shí)輸入數(shù)據(jù)D 的任何變化都會在輸出Q 端得到反映

18、；當(dāng)E 為非約定電平時(shí)，觸發(fā)器狀態(tài)保持不變。鑒于它接收信息的條件是E 出現(xiàn)約定的邏輯電平故稱它為電位觸發(fā)方式觸發(fā)器，簡稱電位觸發(fā)器。 17. 至于電位觸發(fā)器。只要 Z 為約定電平，數(shù)據(jù)來到后就可立即被接收，它不需像邊沿觸發(fā)器那樣保持到約定控制信號跳變來到才被接收 18. 在邊沿觸發(fā)器中只有在時(shí)鐘脈沖的上升沿或下降沿時(shí)刻，輸入信號才能接收。19. 轉(zhuǎn)臺轉(zhuǎn)換圖：通過描繪系統(tǒng)的狀態(tài)及引起系統(tǒng)狀態(tài)轉(zhuǎn)換的事件，來表示系統(tǒng)的行為。此外狀態(tài)轉(zhuǎn)換圖還指明了作為特定事件的結(jié)果系統(tǒng)將做那些動作（例如，處理數(shù)據(jù)）。因此狀態(tài)轉(zhuǎn)換圖提供了行為建模機(jī)制。20. 直接預(yù)置和直接清零：預(yù)置和清零與CP無關(guān)。21. JK觸發(fā)器

19、與RS觸發(fā)器的不同之處是，它沒有約束條件，在J=K=1時(shí)，每輸入一個(gè)時(shí)鐘脈沖后，觸發(fā)器翻轉(zhuǎn)一次。觸發(fā)器的這種狀態(tài)稱為計(jì)數(shù)狀態(tài)。由觸發(fā)器翻轉(zhuǎn)次數(shù)可以計(jì)算出輸入時(shí)鐘脈沖的個(gè)數(shù)。22. JK觸發(fā)器：J=K=0時(shí)，輸出不變；J=K=1時(shí)，每輸入一個(gè)脈沖，輸出就改變一次；其他時(shí)候，輸出與J相同。23按邏輯功能不同分為：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器。24. 按觸發(fā)方式不同分為：電平觸發(fā)器、邊沿觸發(fā)器和主從觸發(fā)器。25. 按存儲數(shù)據(jù)原理不同分為：靜態(tài)觸發(fā)器和動態(tài)觸發(fā)器。26. 按構(gòu)成觸發(fā)器的基本器件不同分為：雙極型觸發(fā)器和MOS型觸發(fā)器。27. 觸發(fā)器維持時(shí)間：為了工作可靠，時(shí)鐘信號的狀態(tài)必須

20、保持一段時(shí)間，直到輸出端電平穩(wěn)定，這段時(shí)間稱為維持時(shí)間28. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到一個(gè)輸出端由0變1所需的延遲時(shí)間29. tCPHL：從時(shí)鐘脈沖觸發(fā)沿開始到輸出端由1變0的延遲時(shí)間30. 最小工作周期=tCPHL+tCPHL31. 建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器。32. 保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。第六章1. 時(shí)序邏輯電路：任一刻的輸出信號不僅與當(dāng)時(shí)的輸入信號有

21、關(guān)，而且還與電路原來的狀態(tài)有關(guān)。2. 時(shí)序邏輯和組合邏輯的不同：（1） 從邏輯功能來看，即定義的不同（2） 從結(jié)構(gòu)上來看，組合邏輯電路僅由若干邏輯門組成，沒有存儲電路，因而無記憶能力；而時(shí)序邏輯電路除包含組合電路外，還有存儲電路，因而有記憶功能3. 存儲電路可用延遲元件組成，也可由觸發(fā)器構(gòu)成。4. 時(shí)序邏輯電路的特點(diǎn)：（1） 時(shí)序邏輯電路有組合電路和存儲電路組成（2） 時(shí)序邏輯電路中存在反饋，因而電路的工作狀態(tài)與時(shí)間因素相關(guān)，即時(shí)序電路的輸出由電路的輸入和電路原來的狀態(tài)共同決定。7. 時(shí)序邏輯電路可分為：同步時(shí)序電路和異步時(shí)序電路8. 同步時(shí)序邏輯電路：在同步時(shí)序邏輯電路中，存儲電路內(nèi)所有觸發(fā)

22、器的時(shí)鐘輸入端都接于同一個(gè)時(shí)鐘脈沖源，因而，所有觸發(fā)器的狀態(tài)（即時(shí)序邏輯電路的狀態(tài)）的變化都與所加的時(shí)鐘脈沖信號同步。9. 異步時(shí)序邏輯電路：在異步時(shí)序邏輯電路中，沒有統(tǒng)一的時(shí)鐘脈沖，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖相連，只有這些觸發(fā)器的狀態(tài)才與時(shí)鐘脈沖同步，而其他觸發(fā)器狀態(tài)的變化并不與時(shí)鐘脈沖同步。10. 同步時(shí)序邏輯電路的速度高于異步時(shí)序電路，但電路結(jié)構(gòu)一般較后者復(fù)雜。11. 狀態(tài)表：反應(yīng)時(shí)序邏輯電路的輸出、次態(tài)和電路的輸入、現(xiàn)態(tài)間對應(yīng)取值關(guān)系的表格。12. 狀態(tài)圖：反應(yīng)時(shí)序邏輯電路狀態(tài)轉(zhuǎn)換規(guī)律及相應(yīng)輸入、輸出取值關(guān)系的圖形。13. 時(shí)序圖：時(shí)序電路的工作波形圖，能直觀的描述時(shí)序電路的輸入

23、信號、時(shí)鐘信號、輸出信號及電路的狀態(tài)轉(zhuǎn)換等在時(shí)間上的對應(yīng)關(guān)系。14. 描述時(shí)序邏輯電路邏輯功能的方法有：邏輯方程式、狀態(tài)表、狀態(tài)圖、時(shí)序圖。邏輯方程組是和具體時(shí)序電路直接對應(yīng)的，狀態(tài)表和狀態(tài)圖能給出時(shí)序電路的全部工作過程，時(shí)序圖能更直觀的顯示電路的工作過程。15. 分析時(shí)序邏輯電路的過程：由給定的時(shí)序電路，寫出邏輯方程組列出狀態(tài)表畫出狀態(tài)圖或時(shí)序圖指出電路的邏輯功能16. 設(shè)計(jì)時(shí)序邏輯電路的過程：根據(jù)要實(shí)現(xiàn)的邏輯功能，做出原始狀態(tài)圖或原始狀態(tài)表進(jìn)行狀態(tài)化簡（狀態(tài)合并）狀態(tài)編碼（狀態(tài)分配）求出所選觸發(fā)器的驅(qū)動方程、時(shí)序電路的狀態(tài)方程和輸出方程畫出設(shè)計(jì)好的邏輯電路圖其中畫出正確的原始狀態(tài)圖或原始狀

24、態(tài)表是關(guān)鍵的一步。17. 在分析方法上，異步時(shí)序邏輯電路和同步時(shí)序電路有什么不同？（1） 同步時(shí)序電路中，各觸發(fā)器的時(shí)鐘輸入都接至同一個(gè)時(shí)鐘脈沖源，因此各觸發(fā)器的時(shí)鐘信號CP的邏輯表達(dá)式可以不寫（2） 異步時(shí)序電路中，各觸發(fā)器的時(shí)鐘不同，必須考慮CP端的情況，寫出CP的邏輯表達(dá)式。18. 同步時(shí)序邏輯電路設(shè)計(jì)步驟：（1） 由給定的邏輯功能求出原始狀態(tài)圖（2） 狀態(tài)化簡（3） 狀態(tài)編碼、并畫出編碼形式的狀態(tài)圖及狀態(tài)表（4） 選擇觸發(fā)器的類型及個(gè)數(shù)（5） 求出電路的輸出方程及各觸發(fā)器的驅(qū)動方程（6） 畫出邏輯電路圖，并檢查自啟動能力19. 原始狀態(tài)圖：直接由要求實(shí)現(xiàn)的邏輯功能能求得的狀態(tài)轉(zhuǎn)換圖。2

25、0. 狀態(tài)等價(jià)：是指在原始狀態(tài)圖中，如果有兩個(gè)或兩個(gè)以上的狀態(tài)，在輸入相同的條件下，不僅有相同的輸出，而且向同一個(gè)次態(tài)轉(zhuǎn)換，則稱這些狀態(tài)是等價(jià)的。21. 狀態(tài)編碼：在得到簡化的狀態(tài)圖，要對每一個(gè)狀態(tài)指定一個(gè)二進(jìn)制代碼，這就是狀態(tài)編碼或狀態(tài)分配22. 畫原始狀態(tài)轉(zhuǎn)換圖的方法是：（1）分析給定的邏輯功能，確定輸入變量、輸出變量及該電路應(yīng)包含的狀態(tài)，并用字母表示這些狀態(tài)（2）分別以上述狀態(tài)為現(xiàn)態(tài)，考察每一個(gè)可能的輸入組合作用下應(yīng)轉(zhuǎn)入哪個(gè)狀態(tài)及相應(yīng)的輸出，便可求得符合題意的狀態(tài)圖。23.自啟動：能自動進(jìn)入有效狀態(tài)工作的。第七章1. 計(jì)數(shù)器：其基本功能是統(tǒng)計(jì)時(shí)鐘脈沖的個(gè)數(shù)，即實(shí)現(xiàn)計(jì)數(shù)操作，也可用于分頻、

26、定時(shí)、產(chǎn)生節(jié)拍脈沖和脈沖序列等2. 二進(jìn)制異步計(jì)數(shù)器特點(diǎn)：（1） n位二進(jìn)制異步計(jì)數(shù)器由n個(gè)處于計(jì)數(shù)工作狀態(tài)的觸發(fā)器組成。（2） 高位觸發(fā)器的狀態(tài)翻轉(zhuǎn)必須在低1位觸發(fā)器產(chǎn)生進(jìn)位信號或借位信號之后才能實(shí)現(xiàn)。所以稱為串行計(jì)數(shù)器，工作速度較低3. 二進(jìn)制同步計(jì)數(shù)器的特點(diǎn)：計(jì)數(shù)脈沖同時(shí)接于各位觸發(fā)器的時(shí)鐘脈沖輸入端，當(dāng)計(jì)數(shù)脈沖來到時(shí)，應(yīng)該翻轉(zhuǎn)的觸發(fā)器是同時(shí)翻轉(zhuǎn)的，沒有各級延遲時(shí)間的積累。所以稱為并行計(jì)數(shù)器。4. 可逆計(jì)數(shù)器：同時(shí)兼有加和減兩種計(jì)數(shù)功能的計(jì)數(shù)器5. 檢查自啟動的方法：畫出包括無效狀態(tài)的完整的狀態(tài)圖，看能否從無效狀態(tài)進(jìn)入有效狀態(tài)。6. 反饋清零法：適用于有清零輸入端的集成計(jì)數(shù)器；其基本原理

27、是利用計(jì)數(shù)器的直接置零端的清零功能，截取計(jì)數(shù)過程中的某一中間狀態(tài)來控制清零端，使計(jì)數(shù)器從該狀態(tài)返回到零而重新開始計(jì)數(shù)。7. 反饋置數(shù)法：適用于具有預(yù)置數(shù)功能的集成計(jì)數(shù)器；在計(jì)數(shù)過程中，可以將它輸出的任何一個(gè)狀態(tài)通過譯碼，產(chǎn)生一個(gè)預(yù)置數(shù)控制信號反饋至預(yù)置數(shù)控制端，在下一個(gè)CP脈沖后，計(jì)數(shù)器就會把預(yù)置數(shù)輸入端的狀態(tài)置入輸出端。8. 寄存器：計(jì)算機(jī)和其它數(shù)字系統(tǒng)中用來存儲代碼和數(shù)據(jù)的邏輯部件。它的主要組成部分是觸發(fā)器；一位觸發(fā)器能存儲一位二進(jìn)制代碼，所以要存儲n位二進(jìn)制代碼的寄存器就要需要n個(gè)觸發(fā)器組成。9. 移位寄存器：將寄存器中各位數(shù)據(jù)在移位控制信號下，依次向高位或向低位移動一位，具有移位功能的

28、寄存器。10. 移位寄存器不但可以存儲代碼，還可用來實(shí)現(xiàn)數(shù)據(jù)的串行-并行轉(zhuǎn)換、數(shù)據(jù)處理及數(shù)值的運(yùn)算。11. 左向移位寄存器：讓右邊觸發(fā)器的輸出作為左鄰觸發(fā)器的數(shù)據(jù)輸入12. 雙向移位寄存器：既能右移又能左移的寄存器13. 環(huán)形計(jì)數(shù)器：將寄存器的最高位的輸出接至最低位的輸出端，或?qū)⒆畹臀坏妮敵鼋又磷罡呶坏妮斎攵?，即將移位寄存器的首尾相連就可實(shí)現(xiàn)上述功能。第八章1. 中小規(guī)模標(biāo)準(zhǔn)集成器件和可編程邏輯器件的比較：中小規(guī)模標(biāo)準(zhǔn)集成器件性能好、價(jià)格低，但是僅僅采用這些器件構(gòu)成一個(gè)大型復(fù)雜的數(shù)字系統(tǒng)，常常可能導(dǎo)致系統(tǒng)功耗高、占用空間答、系統(tǒng)可靠性差?？删幊踢壿嬈骷鉀Q了上述問題，具有結(jié)構(gòu)靈活、集成度高、處

29、理速度快、可靠性高等優(yōu)點(diǎn)。2. 按使用功能的不同，半導(dǎo)體存儲器可分為隨機(jī)存取存儲器（RAM，又稱讀寫存儲器）和只讀存儲器（ROM）。RAM：Random Access Memory。ROM：Read-Only memory。3. 按存儲機(jī)理的不同，RAM又可分為靜態(tài)RAM和動態(tài)RAM。4. RAM使用靈活方便，可以隨時(shí)從其中任一指定地址讀出（取出）或?qū)懭耄ù嫒耄?shù)據(jù)；但RAM具有易失性，一旦失電，所有存儲的數(shù)據(jù)立即丟失。5. 靜態(tài)RAM的特點(diǎn)：數(shù)據(jù)由觸發(fā)器記憶，只要不斷電，數(shù)據(jù)就能永久保存。缺點(diǎn)：存儲單元所用的管子數(shù)目多，功耗大，集成度受到限制。6. 動態(tài)RAM存儲數(shù)據(jù)的原理是基于MOS管柵極

30、電容的電荷存儲效應(yīng)。7. 再生或刷新：由于漏電流的存在，電容上存儲的數(shù)據(jù)（電荷）不能長久保存，因此必須定期給電容補(bǔ)充電荷，以避免存儲數(shù)據(jù)的丟失8. 為提高集成度，目前大容量動態(tài)RAM的存儲單元普遍采用單管結(jié)構(gòu)。9. 存儲器由存儲矩陣、地址譯碼器和輸入/輸出控制電路3部分組成，信號線由地址線、數(shù)據(jù)線、控制線組成。10. 字：存儲器以字為單位組織內(nèi)部結(jié)構(gòu)，一個(gè)字含有若干個(gè)存儲單元。11. 字長：一個(gè)字所含的位數(shù)12. 位：位(bit)：也稱為“比特”。在數(shù)字電路和電腦技術(shù)中采用二進(jìn)制，代碼只有“0”和“1”，其中無論是 “0”或是“1”在CPU中都是 一“位”。13. 存儲器的容量：字?jǐn)?shù)乘以字長

31、14. 通常RAM以字為單位進(jìn)行數(shù)據(jù)的讀出與寫入15. 地址：為了區(qū)別不同的字，將存放同一個(gè)字的存儲單元編為一組，并賦予一個(gè)號碼16. 地址存取時(shí)間：由于地址緩沖器、譯碼器及輸入/輸出電路存在延時(shí)，在地址信號加到存儲器上之后，必須等待一段時(shí)間，數(shù)據(jù)才能穩(wěn)定的傳輸?shù)綌?shù)據(jù)輸出端，這段時(shí)間就是地址存取時(shí)間。17. 讀周期：表示芯片連續(xù)進(jìn)行兩次讀操作必須的時(shí)間間隔。18. SRAM DRAM存儲信息 觸發(fā)器 電容 破壞性讀出 非 是需要刷新 不要 需要 送行列地址 同時(shí)送 分兩次送運(yùn)行速度 快 慢集成度 低 高發(fā)熱量 大 小存儲成本 高 低19. 在大容量的存儲器中，通常采用雙譯碼結(jié)構(gòu)，即將輸入地址分

32、為行地址和列地址兩部分，分別由行列地址譯碼電路譯碼。20. 擴(kuò)展存儲容量的方法：增加字長（位數(shù)）或字?jǐn)?shù)。21. 位擴(kuò)展可以利用芯片的并聯(lián)方式實(shí)現(xiàn)，即將RAM的地址線、讀/寫控制線、片選信號對應(yīng)的并聯(lián)起來。22. 字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器，控制存儲器芯片的片選輸入端來實(shí)現(xiàn)。23. ROM一般由專用的裝置寫入數(shù)據(jù)，數(shù)據(jù)一旦寫入，不能隨意改寫，在切斷電源后，數(shù)據(jù)也不會消失，既具有非易失性。24. ROM種類：1） 從制造工藝上看:有二極管ROM，雙極型ROM，MOS型ROM2） 按存儲內(nèi)容存入方式不同：固定ROM、可編程ROM 可編程ROM又可以細(xì)分為：可編程存儲器PROM、光可擦除可編程存儲器

33、EPROM 電可檫除可編程存儲器E2PROM和快閃存儲器。25. 固定ROM又稱掩膜ROM，在制造時(shí)利用掩膜技術(shù)將數(shù)據(jù)寫入存儲器，不能更改。26. PROM：programmable read-only memory 出廠時(shí)，存儲內(nèi)容全為1或0，用戶可根據(jù)需要最主要特征是只允許數(shù)據(jù)寫入一次，如果數(shù)據(jù)輸入錯(cuò)誤只能報(bào)廢。27. EPROM：Erasable Programmable ROM，采用浮柵技術(shù) ，用紫外光線擦除 ，寫入需要較高的電壓，EPROM芯片在寫入資料后，還要以不透光的貼紙或膠布把窗口封住，以免受到周圍的紫外線照射而使資料受損。 EPROM芯片在空白狀態(tài)時(shí)（用紫外光線擦除后），內(nèi)部

34、的每一個(gè)存儲單元的數(shù)據(jù)都為1（高電平）。 其擦除為一次全部擦除，其數(shù)據(jù)寫入需要通用或?qū)Ｓ玫木幊唐鳌?8. E2PROM：Electrical erasable Programmable ROM，采用浮柵技術(shù)，電檫除的過程就是改寫過程，以字為單位進(jìn)行擦除和寫過程；既具備ROM的非易失性，又具備類似RAM的功能。29. 快閃存儲器：Flash Memory，數(shù)據(jù)的擦除和寫入是分開進(jìn)行的。擦除和EPROM擦除類似，為整片擦除或分塊擦除；寫入方式與EPROM相同，需要較高的電壓。30. PLD：programmable logic device 可編程邏輯器件 ；這種表示法在芯片內(nèi)部配置和邏輯圖之間建

35、立一一對應(yīng)的關(guān)系，并將邏輯圖和真值表結(jié)合起來，構(gòu)成了一種緊湊而易于識讀的表達(dá)形式。31. PLD電路由與門和或門陣列兩種基本的門陣列組成。門陣列交叉點(diǎn)上的連接方式共有三種情況：1） 硬線連接：硬線連接是固定連接，不可以編程改變。2） 可編程“接通”單元：它依靠用戶編程來實(shí)現(xiàn)“接通”連接。3） 可編程“斷開”單元：編程實(shí)現(xiàn)斷開狀態(tài)。這種單元又稱為被編程擦除單元。32. PAL：programmable array logic ；可編程陣列邏輯器件；它采用可編程與門陣列和固定連接或門陣列的基本結(jié)構(gòu)形式，一般采用熔絲編程技術(shù)實(shí)現(xiàn)與門陣列。使用PAL實(shí)現(xiàn)邏輯函數(shù)時(shí)，每個(gè)輸出是若干個(gè)乘積之和，即用乘積之

36、和的形式實(shí)現(xiàn)邏輯函數(shù)，其中乘積項(xiàng)數(shù)目固定。33. GAL：generic array logic；可編程通用陣列邏輯器件；34. GAL和PAL的相同點(diǎn)是什么,不同點(diǎn)是什么相同點(diǎn)：都采用了與-或陣列結(jié)構(gòu)；都需要通用或?qū)Ｓ镁幊唐骷M(jìn)行編程。不同點(diǎn)：PAL 一旦編程便不可更改；不同輸出結(jié)構(gòu)的PAL對應(yīng)不同型號的PAL，不便于用戶使用GAL具有可擦除、可重新編程和可重新配置其結(jié)構(gòu)等功能；靈活性大，而且能對PAL仿真，并能全部兼容。35. CPLD：(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件；主要是由可編程邏輯宏單元(MC，Macro Cell)圍繞中心的

37、可編程互連矩陣單元組成。36. CPLD結(jié)構(gòu)上可分為：1） 通用邏輯塊（GLB）的結(jié)構(gòu)：它可實(shí)現(xiàn)類似GAL的功能。2） 輸入輸出I/O單元結(jié)構(gòu)：完成輸入輸出功能。3） 輸出布線區(qū)：作用是把GLB的輸出信號接到I/O單元。4） 時(shí)鐘分配網(wǎng)絡(luò)：用來產(chǎn)生邏輯塊使用的時(shí)鐘。37. CPLD可編程特性基于“在系統(tǒng)可編程（ISP）”技術(shù)，此技術(shù)的特點(diǎn)：常規(guī)的PLD是對每個(gè)器件單獨(dú)編程然后再裝配，而ISP是先裝備，然后編程，稱為產(chǎn)品后還可反復(fù)編程。38. FPGA（FieldProgrammable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)

38、物。 39. FPGA實(shí)現(xiàn)各種組合邏輯功能的原理是：通過對各存儲單元的編程，來控制門陣列中門的“開”與“關(guān)”，從而實(shí)現(xiàn)不同的邏輯功能。40. .FPGA的編程過程實(shí)際上是對各存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也成為編程數(shù)據(jù)，存儲單元中的編程數(shù)據(jù)一旦確定，門陣列的邏輯關(guān)系也就確定了。在上述門陣列的基礎(chǔ)上再增加觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元電路。41. FPGA的結(jié)構(gòu)組成為：可編程邏輯模塊CLB、輸入輸出模塊IOB、可編程連線資源。42. 可編程邏輯模塊CLB是實(shí)現(xiàn)各種邏輯功能的基本單元，包括組合邏輯、時(shí)序邏輯、RAM及各種運(yùn)算功能。43. 輸入輸出模塊IOB

39、功能：通過編程可將I/O引腳設(shè)置成輸入、輸出和雙向等不同功能。44. 可編程連線資源：實(shí)現(xiàn)CLB和CLB、CLB和IOB、以及全局信號與CLB和IOB之間的連接。45. 由于SRAM在掉電后其內(nèi)部的數(shù)據(jù)會丟失，所以基于SRAM的FPGA必需設(shè)置一個(gè)PROM芯片，用以存放FPGA的編程數(shù)據(jù)。46. CPLD的特點(diǎn)：它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì) 47. FPGA的特點(diǎn)：1） 采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到

40、合用的芯片。2） FPGA可做其它全定制或半定制ASIC電路的中試樣片。3） FPGA內(nèi)部有豐富的觸發(fā)器和I/O引腳。4） FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 48.FPGA與CPLD的區(qū)別：CPLD更適合完成各種算法和組合邏輯，F(xiàn)P GA更適合于完成時(shí)序邏輯。CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測的，而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測性。在編程上FPGA比CPLD具有更大的靈活性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過

41、改變內(nèi)部連線的布線來編程；FP GA可在邏輯門下編程，而CPLD是在邏輯塊下編程。FPGA的集成度比CPLD高，具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。CPLD比FPGA使用起來更方便。CPLD的編程采用E2PROM或FASTFLASH技術(shù)，無需外部存儲器芯片，使用簡單。而FPGA的編程信息需存放在外部存儲器上，使用方法復(fù)雜。CPLD的速度比FPGA快，并且具有較大的時(shí)間可預(yù)測性。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。在編程方式上，CPLD主要是基于E2PROM或FLASH存儲器編程，編程次數(shù)可達(dá)1萬次，優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編

42、程信息也不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。FPGA大部分是基于SRAM編程，編程信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。其優(yōu)點(diǎn)是可以編程任意次，可在工作中快速編程，從而實(shí)現(xiàn)板級和系統(tǒng)級的動態(tài)配置。CPLD保密性好，F(xiàn)PGA保密性差。一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯。 第一章 半導(dǎo)體二極管一.半導(dǎo)體的基礎(chǔ)知識1.半導(dǎo)體-導(dǎo)電能力介于導(dǎo)體和絕緣體之間的物質(zhì)(如硅Si、鍺Ge)。2.特性-光敏、熱敏和摻雜特性。3.本征半導(dǎo)體-純凈的具有單晶體結(jié)構(gòu)的半導(dǎo)體。 4. 兩種載流子 -帶有正、負(fù)電荷的可移動的空穴和電子統(tǒng)稱

43、為載流子。 5.雜質(zhì)半導(dǎo)體-在本征半導(dǎo)體中摻入微量雜質(zhì)形成的半導(dǎo)體。體現(xiàn)的是半導(dǎo)體的摻雜特性。 *P型半導(dǎo)體: 在本征半導(dǎo)體中摻入微量的三價(jià)元素（多子是空穴，少子是電子）。 *N型半導(dǎo)體: 在本征半導(dǎo)體中摻入微量的五價(jià)元素（多子是電子，少子是空穴）。6. 雜質(zhì)半導(dǎo)體的特性 *載流子的濃度-多子濃度決定于雜質(zhì)濃度，少子濃度與溫度有關(guān)。 *體電阻-通常把雜質(zhì)半導(dǎo)體自身的電阻稱為體電阻。 *轉(zhuǎn)型-通過改變摻雜濃度，一種雜質(zhì)半導(dǎo)體可以改型為另外一種雜質(zhì)半導(dǎo)體。7. PN結(jié) * PN結(jié)的接觸電位差-硅材料約為，鍺材料約為。 * PN結(jié)的單向?qū)щ娦?正偏導(dǎo)通，反偏截止。 8. PN結(jié)的伏安特性二. 半導(dǎo)體

44、二極管 *單向?qū)щ娦?正向?qū)?，反向截止?*二極管伏安特性-同結(jié)。 *正向?qū)▔航?硅管，鍺管。 *死區(qū)電壓-硅管，鍺管。3.分析方法-將二極管斷開，分析二極管兩端電位的高低: 若 V陽 >V陰( 正偏 )，二極管導(dǎo)通(短路); 若 V陽 <V陰( 反偏 )，二極管截止(開路)。第二章 三極管及其基本放大電路一. 三極管的結(jié)構(gòu)、類型及特點(diǎn)1.類型-分為NPN和PNP兩種。2.特點(diǎn)-基區(qū)很薄，且摻雜濃度最低；發(fā)射區(qū)摻雜濃度很高，與基區(qū)接觸 面積較?。患妳^(qū)摻雜濃度較高，與基區(qū)接觸面積較大。 二. 三極管的工作原理1. 三極管的三種基本組態(tài)四. 基本放大電路組成及其原則1. VT、

45、VCC、 Rb、 Rc 、C1、C2的作用。2.組成原則-能放大、不失真、能傳輸。五. 放大電路的圖解分析法1. 直流通路與靜態(tài)分析 *概念-直流電流通的回路。 *畫法-電容視為開路。 *作用-確定靜態(tài)工作點(diǎn) *直流負(fù)載線-由VCC=ICRC+UCE 確定的直線。*電路參數(shù)對靜態(tài)工作點(diǎn)的影響 1）改變Rb ：Q點(diǎn)將沿直流負(fù)載線上下移動。 2）改變Rc ：Q點(diǎn)在IBQ所在的那條輸出特性曲線上移動。 3）改變VCC：直流負(fù)載線平移，Q點(diǎn)發(fā)生移動。 2. 交流通路與動態(tài)分析*概念-交流電流流通的回路*畫法-電容視為短路,理想直流電壓源視為短路。 *作用-分析信號被放大的過程。*交流負(fù)載線- 連接Q點(diǎn)

46、和V CC點(diǎn) V CC= UCEQ+ICQR L的 直線。 3. 靜態(tài)工作點(diǎn)與非線性失真（1）截止失真*產(chǎn)生原因-Q點(diǎn)設(shè)置過低 *失真現(xiàn)象-NPN管削頂，PNP管削底。*消除方法-減小Rb，提高Q。（2） 飽和失真*產(chǎn)生原因-Q點(diǎn)設(shè)置過高 *失真現(xiàn)象-NPN管削底，PNP管削頂。*消除方法-增大Rb、減小Rc、增大VCC 。 六. 放大電路的等效電路法1. 靜態(tài)分析（1）靜態(tài)工作點(diǎn)的近似估算（2）Q點(diǎn)在放大區(qū)的條件 欲使Q點(diǎn)不進(jìn)入飽和區(qū)，應(yīng)滿足RBRc 。2. 放大電路的動態(tài)分析 * 放大倍數(shù) * 輸入電阻* 輸出電阻7. 分壓式穩(wěn)定工作點(diǎn)共射 放大電路的等效電路法1靜態(tài)分析2動態(tài)分析*電壓放

47、大倍數(shù)在Re兩端并一電解電容Ce后輸入電阻在Re兩端并一電解電容Ce后* 輸出電阻八. 共集電極基本放大電路1靜態(tài)分析2動態(tài)分析* 電壓放大倍數(shù)* 輸入電阻* 輸出電阻3. 電路特點(diǎn) * 電壓放大倍數(shù)為正，且略小于1，稱為射極跟隨器，簡稱射隨器。 * 輸入電阻高，輸出電阻低。 第四章 多級放大電路1. 級間耦合方式1. 阻容耦合-各級靜態(tài)工作點(diǎn)彼此獨(dú)立；能有效地傳輸交流信號；體積小，成本低。但不便于集成，低頻特性差。 2. 變壓器耦合 -各級靜態(tài)工作點(diǎn)彼此獨(dú)立，可以實(shí)現(xiàn)阻抗變換。體積大，成本高，無法采用集成工藝；不利于傳輸?shù)皖l和高頻信號。 3. 直接耦合-低頻特性好，便于集成。各級靜態(tài)工作點(diǎn)不

48、獨(dú)立，互相有影響。存在“零點(diǎn)漂移”現(xiàn)象。 *零點(diǎn)漂移-當(dāng)溫度變化或電源電壓改變時(shí)，靜態(tài)工作點(diǎn)也隨之變化，致使uo偏離初始值“零點(diǎn)”而作隨機(jī)變動。第五章 功率放大電路一. 功率放大電路的三種工作狀態(tài)1.甲類工作狀態(tài) 導(dǎo)通角為360o，ICQ大，管耗大，效率低。 2.乙類工作狀態(tài) ICQ0， 導(dǎo)通角為180o，效率高，失真大。3.甲乙類工作狀態(tài) 導(dǎo)通角為180o360o，效率較高，失真較大。 三. 甲乙類互補(bǔ)對稱功率放大電路1. 問題的提出 在兩管交替時(shí)出現(xiàn)波形失真交越失真(本質(zhì)上是截止失真)。 2. 解決辦法Ø 甲乙類雙電源互補(bǔ)對稱功率放大器OCL-利用二極管、三極管和電阻上的壓降產(chǎn)生

49、偏置電壓。 動態(tài)指標(biāo)按乙類狀態(tài)估算。 Ø 甲乙類單電源互補(bǔ)對稱功率放大器OTL-電容 C2 上靜態(tài)電壓為VCC/2，并且取代了OCL功放中的負(fù)電源-VCC。 動態(tài)指標(biāo)按乙類狀態(tài)估算，只是用VCC/2代替。第六章 集成運(yùn)算放大電路一. 集成運(yùn)放電路的基本組成1.輸入級-采用差放電路，以減小零漂。2.中間級-多采用共射(或共源)放大電路，以提高放大倍數(shù)。 3.輸出級-多采用互補(bǔ)對稱電路以提高帶負(fù)載能力。4.偏置電路-多采用電流源電路，為各級提供合適的靜態(tài)電流。 二反饋的形式和判斷1. 反饋的范圍-本級或級間。2. 反饋的性質(zhì)-交流、直流或交直流。直流通路中存在反饋則為直流反饋，交流通路中

50、存在反饋則為交流反饋，交、直流通路中都存在反饋則為交、直流反饋。 3. 反饋的取樣-電壓反饋：反饋量取樣于輸出電壓；具有穩(wěn)定輸出電壓的作用。 （輸出短路時(shí)反饋消失） 電流反饋：反饋量取樣于輸出電流。具有穩(wěn)定輸出電流的作用。 （輸出短路時(shí)反饋不消失）4. 反饋的方式-并聯(lián)反饋：反饋量與原輸入量在輸入電路中以電 流形式相疊加。Rs越大反饋效果越好。 反饋信號反饋到輸入端） 串聯(lián)反饋：反饋量與原輸入量在輸入電路中以電壓 的形式相疊加。 Rs越小反饋效果越好。 反饋信號反饋到非輸入端） 5. 反饋極性-瞬時(shí)極性法：（1）假定某輸入信號在某瞬時(shí)的極性為正（用+表示），并設(shè)信號 的頻率在中頻段。 （2）根

51、據(jù)該極性，逐級推斷出放大電路中各相關(guān)點(diǎn)的瞬時(shí)極性（升 高用 + 表示，降低用 表示）。（3）確定反饋信號的極性。（4）根據(jù)Xi 與X f 的極性，確定凈輸入信號的大小。Xid 減小為負(fù)反 饋；Xid 增大為正反饋。 三. 反饋形式的描述方法 某反饋元件引入級間（本級）直流負(fù)反饋和交流電壓（電流）串 聯(lián)（并聯(lián)）負(fù)反饋。四. 負(fù)反饋對放大電路性能的影響 1. 提高放大倍數(shù)的穩(wěn)定性2.3. 擴(kuò)展頻帶4. 減小非線性失真及抑制干擾和噪聲5. 改變放大電路的輸入、輸出電阻 *串聯(lián)負(fù)反饋使輸入電阻增加1+AF倍 *并聯(lián)負(fù)反饋使輸入電阻減小1+AF倍 *電壓負(fù)反饋使輸出電阻減小1+AF倍 *電流負(fù)反饋使輸出

52、電阻增加1+AF倍五. 自激振蕩產(chǎn)生的原因和條件1. 產(chǎn)生自激振蕩的原因 附加相移將負(fù)反饋轉(zhuǎn)化為正反饋。 2. 產(chǎn)生自激振蕩的條件 若表示為幅值和相位的條件則為： 2. 起振條件: 幅值條件 ：相位條件:3.正弦波振蕩器的組成、分類正弦波振蕩器的組成(1) 放大電路-建立和維持振蕩。(2) 正反饋網(wǎng)絡(luò)-與放大電路共同滿足振蕩條件。(3) 選頻網(wǎng)絡(luò)-以選擇某一頻率進(jìn)行振蕩。(4) 穩(wěn)幅環(huán)節(jié)-使波形幅值穩(wěn)定，且波形的形狀良好。* 正弦波振蕩器的分類(1) RC振蕩器-振蕩頻率較低,1M以下;(2) LC振蕩器-振蕩頻率較高,1M以上;(3) 石英晶體振蕩器-振蕩頻率高且穩(wěn)定。1、PN結(jié)正偏時(shí)（ 導(dǎo)通 ），反偏時(shí)（ 截止 ），所以PN結(jié)具有（ 單向 ）導(dǎo)電性。 2、漂移電流是（ 反向 ）電流，它由（ 少數(shù) ）載流子形成，其大小與（溫度 ）有關(guān)，而與外加電壓（ 無關(guān) ）。 3、所謂理想二極管，就是當(dāng)其正偏時(shí)，結(jié)電阻為（零 ），等