數(shù)字邏輯2014-2015(2)復(fù)習(xí)資料

1、第一章 數(shù)制與編碼1、二、八、十、十六進(jìn)制數(shù)的構(gòu)成特點(diǎn)及相互轉(zhuǎn)換；2、有符號數(shù)的編碼；3、格雷碼的特點(diǎn)；各種進(jìn)制如何用BCD碼表示；4、有權(quán)碼和無權(quán)碼有哪些？例：一、選擇題1、（1100110）B=（ ）8421BCD=（ ）D=（ ）H=（ ）O（178）10=（ ）2=（ ）8421BCD=（ ）16=（ ）82、將數(shù)1101.11B轉(zhuǎn)換為十六進(jìn)制數(shù)為（ A ）A. D.CH B. 15.3H C. 12.EH D. 21.3H 3、在下列一組數(shù)中，最大數(shù)是（ ）。A.(258)D B.(100000001 )B C.(103)H D.(001001010111 )8421BCD 4、若用

2、8位字長來表示，（-62）D=( )原5、屬于無權(quán)碼的是（ ）A.8421 碼 B.余3 碼 C.2421 碼 D.自然二進(jìn)制碼6、分別用842lBCD碼表示(10011000)2為（ ） A.230 B.98 C.980 7、十進(jìn)制數(shù)33的余3碼為（ ）。 A.00110110 B.110110 C.01100110 D.100100 8、數(shù)字電路中使用的數(shù)制是（ ）。A.二進(jìn)制 B.八進(jìn)制 C.十進(jìn)制 D.十六進(jìn)制9、二進(jìn)制數(shù)1011012和下列數(shù)中（ ）相等 A.4610 B.2D16 C.548D.101101BCD10、在時間和數(shù)值上都斷續(xù)變化的離散信號叫做（ ）。A.數(shù)字信號 B.

3、斷續(xù)信號C.模擬信號D.連續(xù)信號二、判斷題1、格雷碼具有任何相鄰碼只有一位碼元不同的特性。（ ）2、8421BCD碼、5421BCD碼、2421BCD碼都是有權(quán)的二-十進(jìn)制編碼。（ ）3、BCD碼是一種人為選定的09十個數(shù)字的代碼，可以有許多種。（ ）4、 8421BCD碼是有權(quán)的二-十進(jìn)制編碼。 ( )第二章 邏輯代數(shù)基礎(chǔ)1、基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的運(yùn)算規(guī)律、電路符號；2、邏輯代數(shù)的基本定律及三個規(guī)則； 3、邏輯函數(shù)表達(dá)式、邏輯圖、真值表及相互轉(zhuǎn)換；4、最小項、最大項的性質(zhì)；5、公式法化簡；卡諾圖法化簡（有約束的和無約束的）。例：一、選擇題1、 ，當(dāng)時，A.B.C.D.2、 邏輯代數(shù)中有

4、3種基本運(yùn)算是指（ ）。A.或非，與或，與或非 B.與非，或非，與或非 C.與非，或，與或 D.與，或，非 3、 在四變量卡諾圖中，邏輯上不相鄰的一組最小項為：（ ）A.m1與m3B.m4與m6C.m5與m13D.m2與m84、 邏輯函數(shù)F(A,B,C) = AB+BC+的最小項標(biāo)準(zhǔn)式為（ ）。A.F(A,B,C)=m(0,2,4)B.F(A,B,C)=m(1,5,6,7)C.F(A,B,C)=m (0,2,3,4)D.F(A,B,C)=m(3,4,6,7)5、 含有n個變量的邏輯函數(shù)包含（ ）個最小項。A.n B.2n C.2n D.n26、 邏輯函數(shù)的表示方法中具有唯一性的是( )。A .

5、真值表 B.表達(dá)式 C.邏輯圖 D.卡諾圖7、 邏輯函數(shù)=( )。A. B.AC.BD.8、 和ABCD相鄰的最小項為（ ） 。A.B.C.D.9、 邏輯函數(shù)的最簡與或式為（ ）。A.B.C.D.10、 邏輯函數(shù)的最簡與或式為（ ）。A B C D11、 在邏輯函數(shù)中的卡諾圖畫簡中，被合并的最小項數(shù)越多（畫的圈越大），則說明畫簡后（ ）。 A.乘積項個數(shù)越少B.實現(xiàn)該功能的門電路少C.該乘積項含因子少D.乘積項和乘積項因子兩者皆少12、 一個班級中有四個班委委員，如果要開班委會，必須這四個班委委員全部同意才能召開，其邏輯關(guān)系屬于（ ）邏輯關(guān)系。 A.與 B.或 C.非 D.與非二、判斷題1、

6、n變量的全部最大項的邏輯乘恒為0。（ ） 2、 由于約束項的值始終為 0，所以化簡時在卡諾圖的相應(yīng)位置上應(yīng)填入 0。（ ）3、 因為邏輯式A+（A+B）=B+(A+B)是成立的，所以等式兩邊同時減去（A+B），得A=B也是成立的。（ ）4、 邏輯非運(yùn)算允許有多個邏輯自變量。（ ）5、 一個n變量的函數(shù)，含有2n個最小項。（ ）6、 1+1=1符合“或”邏輯關(guān)系。（ ）7、 異或運(yùn)算關(guān)系，當(dāng)兩輸入相等時，其輸出為0；（ ）三、填空題1、 圖中能實現(xiàn)TTL門的功能_2、 用二進(jìn)制代碼表示十進(jìn)制數(shù)85時，至少需要_位二進(jìn)制。3、 在三極管開關(guān)電路中，如果輸入電平為低電平，三極管的工作狀態(tài)是_4、 一

7、個數(shù)字信號只有_種取值，分別表示為_和_。5、 “全1出0，有0出1”描述的邏輯關(guān)系是_。6、 邏輯或是當(dāng)決定事物結(jié)果的條件_具備時，結(jié)果才發(fā)生。而邏輯非是當(dāng)決定事物結(jié)果的條件_具備時，結(jié)果才發(fā)生。四、計算題1、 用卡諾圖畫簡法將下列函數(shù)畫簡為最簡或與式。2、 用卡諾圖化簡法將下列函數(shù)畫成最簡與或式、或與式Y(jié)(A，B，C，D)=3、 用卡諾圖法將下列函數(shù)化簡為最簡與或式。4、 用卡諾圖畫簡法將下列函數(shù)畫簡為最簡與或式。5、 用卡諾圖畫簡法將下列函數(shù)畫簡為最簡與或式。 約束條件AB+AC=06、 試寫出圖題各邏輯圖的表達(dá)式。第四章 組合邏輯電路1、組合邏輯電路的特點(diǎn)；2、組合邏輯電路的分析方法；

8、分析步驟：邏輯圖邏輯表達(dá)式化簡真值表說明功能3、組合邏輯電路的設(shè)計方法；設(shè)計步驟：寫表達(dá)式化簡或變換邏輯抽象列真值表畫邏輯圖4、編碼器：用文字、符號或者數(shù)碼表示特定信息的過程稱為編碼；實現(xiàn)編碼的電路稱為編碼器。二進(jìn)制編碼器編碼原則：N位二進(jìn)制代碼可以表示2N個信號，則對M個信號編碼時，應(yīng)由2N M來確定位數(shù)N。二十進(jìn)制編碼器：用 4 位二進(jìn)制代碼對 0 9 十個信號進(jìn)行編碼的電路5、譯碼器：譯碼是將具有特定含義的二進(jìn)制代碼翻譯成原始信息的過程。能夠?qū)崿F(xiàn)譯碼功能的的電路叫做譯碼器。譯碼是編碼的反過程。 二進(jìn)制譯碼器 二-十進(jìn)制譯碼器 顯示譯碼器 輸入 n 位二進(jìn)制代碼A0Y0A1An-1Y1Ym

9、-1二進(jìn)制譯碼器輸出 m 個信號 m = 2n芯片：74LS13874LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STC STB STA Y7 6、數(shù)據(jù)選擇器： 能夠從多路數(shù)據(jù)輸入中選擇一路作為輸出的電路。8選1數(shù)據(jù)選擇器74LS151，4選一數(shù)據(jù)選擇器74LS153。 主要應(yīng)用：函數(shù)發(fā)生器。 7、 數(shù)據(jù)比較器8、 加法器例：一、選擇題1、 1. 74LS138是3線8線譯碼器，譯碼為輸出低電平有效，若輸入為A2A1A0=000時，輸出應(yīng)為（ ）。A.11111110 B.110111

10、11 C.11110111 D.11111011 2、 電路的輸出狀態(tài)僅與當(dāng)前的輸入信號有關(guān)，與前一時刻的輸出無關(guān)，這種電路為A.組合電路 B.時序電路 C.門電路 D.分立元件 3、 4選1數(shù)據(jù)選擇器構(gòu)成邏輯函數(shù)產(chǎn)生器的電路連接如圖所示，該電路實現(xiàn)的邏輯函數(shù)是A.B.C.D.4、 四輸入的譯碼器，其輸出端最多為（ ）。A.4個 B.8個 C.10個 D.16個 5、 如果對鍵盤上108個符號進(jìn)行二進(jìn)制編碼，則編碼器輸出至少（ ）位二進(jìn)制數(shù)碼才能滿足要求。A.6 B.7 C.8 D.9 6、 組合邏輯電路的特點(diǎn)是（ ）。A.含有存儲元件 B.輸出、輸入間有反饋通路 C.電路輸出與以前狀態(tài)無關(guān)

11、D.全部由計數(shù)器構(gòu)成 7、 欲實現(xiàn)一個三變量的組合邏輯函數(shù)，可選用（ ）電路的芯片 。A.編碼器 B.譯碼器 C.數(shù)值比較器 D.加法器 8、 電路任意時刻的輸出都與電路原來的狀態(tài)無關(guān)，這樣的電路是（ ）。A.組合邏輯電路 B.時序邏輯電路 C. A、B都有可能 D. A、B都不是9、 在下列邏輯電路中，不是組合邏輯電路的是 （ ） 。A. 譯碼器 B. 編碼器 C. 全加器 D. 寄存器10、 已知函數(shù)為，要實現(xiàn)此函數(shù)可采用74LS138結(jié)合與非門電路實現(xiàn)，器與非門接74LS138的輸出端為 。A、 B、 C、 D、二、判斷題1、 共陰接法發(fā)光二極管數(shù)碼顯示器需選用有效輸出為高電平的七段顯示

12、譯碼器來驅(qū)動。 ( )2、 八路數(shù)據(jù)分配器的地址輸入（選擇控制）端有8個。 （ ）3、 組合邏輯電路與時序邏輯電路的區(qū)別是組合邏輯電路的輸出只與該時刻的輸入有關(guān)，時序邏輯電路與其正好相反。（ ）4、 組合邏輯電路在每一個時刻的輸出只與該時刻的輸入有關(guān)，具有即時性。（ ）5、 寄存器、計數(shù)器都屬于組合電路；編碼器、譯碼器屬于時序電路。（ ）6、 .數(shù)據(jù)選擇器除用作多路開關(guān)外，還可以產(chǎn)生邏輯函數(shù)。（ ）7、 數(shù)值比較器在比較兩個多位數(shù)的大小時，是按照從低位到高位的順序逐位比較的。 ( )三、計算題1、 電路如圖所示，請寫出Y的邏輯函數(shù)式，列出真值表，指出電路完成了什么功能？2、 組合邏輯電路如右圖

13、所示：1）分別寫出Z1、Z2、Z3和Z的邏輯表達(dá)式；2）根據(jù)Z的邏輯表達(dá)式列出真值表；3）用文字描述該電路的邏輯功能；3、 試分析下圖邏輯電路，寫出邏輯表達(dá)式和真值表，表達(dá)式化簡后再畫出新的邏輯圖。4、 組合邏輯電路如右圖所示：1）寫出Z的邏輯表達(dá)式并列出真值表；2）用文字描述該電路的邏輯功能；5、 在舉重比賽中，有三名裁判，其中包括一名主裁判和兩名副裁判。比賽時，只有主裁判判定運(yùn)動員成績有效、加上至少一名副裁判判定運(yùn)動員成績有效時，該運(yùn)動員的成績才有效，試列出真值表，并求出函數(shù)式。6、 設(shè)計一多數(shù)表決電路。要求A、B、C三人中只要有半數(shù)以上同意，則決議就能通過。但A還具有否決權(quán)，即只要A不同

14、意，即使多數(shù)人意見也不能通過，要求用最少的與非門實現(xiàn)并畫出電路圖。7、 設(shè)計一個三輸入奇校驗電路，即輸入奇數(shù)個1時輸出為1，否則輸出為0。要求：列出真值表，并寫出函數(shù)式。8、 74LS138可以作為函數(shù)發(fā)生器，試寫出下圖所示的函數(shù)表達(dá)式（不需要化簡）。9、 用3線-8線譯碼器74LS138和門電路實現(xiàn)組合邏輯函數(shù)。10、 數(shù)據(jù)選擇器可以作為函數(shù)發(fā)生器使用，四選一數(shù)據(jù)選擇器74LS153的邏輯功能表如下所示。試用74LS153產(chǎn)生下列邏輯函數(shù)，要求寫出求解步驟，并畫出電路圖。（在原圖上畫即可） 11、 設(shè)計一個“邏輯不一致”電路，要求4個輸入邏輯變量取值不一致時輸出為1，取值一致時輸出為0。標(biāo)準(zhǔn)

15、答案：（1）用M、N、P、Q代表四個輸入邏輯變量，Z代表輸出。（2）列真值表，求出函數(shù)式。12、 數(shù)據(jù)選擇器可以作為函數(shù)發(fā)生器使用，八選一數(shù)據(jù)選擇器74LS151的邏輯功能表如下所示。試用74LS151產(chǎn)生下列邏輯函數(shù)，要求寫出求解步驟，并畫出電路圖。（在原圖上畫即可）。 第五章 集成觸發(fā)器1、基本觸發(fā)器的電路結(jié)構(gòu)及工作原理；2、時鐘觸發(fā)器：RS觸發(fā)器、D觸發(fā)器、JK觸發(fā)器、T觸發(fā)器、T觸發(fā)器的特性方程、特性表、時序波形圖3、邊沿觸發(fā)器的時序波形圖的畫法。例：一、選擇題與填空題1、正邊沿D觸發(fā)器，在時鐘脈沖CP正邊沿到來前D為1，而CP正邊沿后D變?yōu)?，則CP正邊沿后為（ ）A、Q=0 B、Q

16、不定 C、 D、Q=12、存在約束條件的觸發(fā)器是（ ） 。A.基本RS觸發(fā)器 B.D鎖存器 C.主從JK觸發(fā)器 D.D觸發(fā)器 3、由與非門構(gòu)成的基本RS觸發(fā)器，當(dāng)時，則（ ）。A、Q=1 B、Q=0 C、 D、Q不定4、下列觸發(fā)器具有空翻現(xiàn)象（ ）基本RS 觸發(fā)器 B邊沿D 觸發(fā)器 C同步D 觸發(fā)器 D主從JK 觸發(fā)器5、邊沿式D觸發(fā)器是一種（ ）穩(wěn)態(tài)電路。 A.無 B.單 C.雙 D.多 6、預(yù)將觸發(fā)器置為“1”態(tài)，應(yīng)在異步復(fù)位端和異步置位端分別加（ ）電平信號。A、 B、 C、 D、 7、具有“置0” “置1 ” “保持”和“翻轉(zhuǎn)”功能的觸發(fā)器叫 （ ）A.JK觸發(fā)器 B.D觸發(fā)器 C.T

17、觸發(fā)器 D.T觸發(fā)器8、T觸發(fā)器特性方程 。A B C D9、對邊沿JK觸發(fā)器，當(dāng)J=1、K=0時有效時鐘脈沖到來時實現(xiàn)的功能是 。A. Qn+1Qn B. Qn+11 C. Qn+1 0 D. 10、對于JK觸發(fā)器的兩個輸入端，當(dāng)輸入信號相反時構(gòu)成_觸發(fā)器，當(dāng)輸入信號相同時構(gòu)成_觸發(fā)器。二、判斷題1、 由兩個TTL或非門構(gòu)成的基本RS觸發(fā)器，當(dāng)R=S=1時，觸發(fā)器的狀態(tài)為不定。 ( )2、 觸發(fā)器是能夠存儲1 位二進(jìn)制信息的基本單元電路。（ ）3、 D觸發(fā)器的特性方程為Qn+1=D，與Q無關(guān)，所以它沒有記憶功能。（ ）4、 主從JK觸發(fā)器、邊沿JK觸發(fā)器和同步JK觸發(fā)器的邏輯功能完全相同。

18、( )5、 具有異步SD、RD端的D觸發(fā)器也能夠成防抖動開關(guān)。（ ）6、 在時鐘觸發(fā)器中，異步置0端和異步置1端也受時鐘脈沖的控制。( )7、 對邊沿JK觸發(fā)器，在CP為高電平期間，當(dāng)J=K=1時，狀態(tài)會翻轉(zhuǎn)一次。（ ）8、 主從觸發(fā)器解決了基本觸發(fā)器空翻現(xiàn)象的缺點(diǎn)存。（ ）9、 觸發(fā)器有一對互補(bǔ)的輸出端。（）10、 主從觸發(fā)器和邊沿觸發(fā)器克服了空翻，但它們存在一次變化現(xiàn)象。（ ）三、計算題1、 設(shè)邊沿D觸發(fā)器初始狀態(tài)為0狀態(tài)，試畫出輸出端Q2的波形。CPQ21D C1Q2CPCPQ22、 已知A、B、CP信號波形，畫出輸出端Q1的波形，設(shè)觸發(fā)器初始狀態(tài)為0狀態(tài)。3、設(shè)下圖觸發(fā)器的初始狀態(tài)為Q

19、=0，畫出在CLK信號連續(xù)作用下觸發(fā)器輸出端的電壓波形。 4、如圖為主從JK觸發(fā)器，已知輸入端J、K、RD和CP的電壓波形如圖所示，試畫出輸出端Q的電壓波形。5、設(shè)下圖觸發(fā)器的初始狀態(tài)為Q=0，畫出在CLK信號連續(xù)作用下觸發(fā)器輸出端的電壓波形。第六章 時序邏輯電路1、時序邏輯電路的特點(diǎn)2、時序邏輯電路的分析方法、步驟3、計數(shù)器（異步、同步）4、用集成計數(shù)器芯片構(gòu)成N進(jìn)制計數(shù)器的方法 反饋清零法（同步、異步） 反饋置數(shù)法5、寄存器、移位寄存器及環(huán)形計數(shù)器、扭環(huán)形計數(shù)器6、計數(shù)器的級聯(lián)7、同步計數(shù)器的設(shè)計方法例：一、選擇題與填空題1、 一個四位二進(jìn)制減法計數(shù)器的起始值為1001，經(jīng)過100個時鐘作

20、用之后的值為 。 A.1100 B.0100 C.1101 D.01012、 指出下列電路中能夠把串行數(shù)據(jù)變成并行數(shù)據(jù)的電路應(yīng)該是 。 A.JK觸發(fā)器 B.3/8線譯碼器 C.移位寄存器 D.十進(jìn)制計數(shù)器3、 把一個五進(jìn)制計數(shù)器與一個四進(jìn)制計數(shù)器串聯(lián)可得到 進(jìn)制計數(shù)器。A.4 B.5 C.9 D.204、 n級扭環(huán)計數(shù)器的無效狀態(tài)數(shù)是（ ）。 A.2n B.2nn C.2n-2n D.2n-1 5、 同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點(diǎn)是 。 A.工作速度高 B.觸發(fā)器利用率高 C.電路簡單 D.不受時鐘CP控制。6、 同樣是由四個觸發(fā)器構(gòu)成的計數(shù)器，就狀態(tài)利用率而言，最低的是（

21、）A.十進(jìn)制計數(shù)器 B.二進(jìn)制計數(shù)器 C.環(huán)形計數(shù)器 D.扭環(huán)形計數(shù)器7、 用反饋復(fù)位法來改變8位二進(jìn)制加法計數(shù)器的模值，可以實現(xiàn) 模值范圍的計數(shù)器A.115 B.116 C.132 D.12568、 若要設(shè)計一個脈沖序列為1101001110的序列脈沖發(fā)生器，應(yīng)選用個觸發(fā)器（ ）。 A.2 B.3 C.4 D.10 9、 下邊電路中，不屬于時序邏輯電路的是 _ 。 A .計數(shù)器 B .全加器 C .寄存器 D .分頻器 10、 計數(shù)器的模是（ ）。 A.觸發(fā)器的個數(shù) B.計數(shù)狀態(tài)的最大可能個數(shù) C.實際計數(shù)狀態(tài)的個數(shù) D.以上都對 11、 根據(jù)組成計數(shù)器的各觸發(fā)器狀態(tài)翻轉(zhuǎn)的時間與CP的關(guān)系分

22、類，計數(shù)器可分_計數(shù)器。A. 加法、減法及加減可逆； B. 同步和異步； C. 二、十和N進(jìn)制； D.摩爾型和米里型 。12、 分析下圖所示計數(shù)器的波形圖，可知它是 進(jìn)制計數(shù)器。A. 二進(jìn)制計數(shù)器B. 五進(jìn)制計數(shù)器C. 六進(jìn)制計數(shù)器D. 十進(jìn)制計數(shù)器13、 N個觸發(fā)器可以構(gòu)成能寄存（ ）位二進(jìn)制數(shù)碼的寄存器。 A.N-1 B.N C.N+1 D.2N14、 欲實現(xiàn)模10計數(shù)器，至少需要 個觸發(fā)器。15、 型時序電路的輸出不僅與電路內(nèi)部的狀態(tài)有關(guān)，且與外輸入有關(guān)。 型時序電路的輸出僅與電路內(nèi)部的狀態(tài)有關(guān)。16、 為了將一個字節(jié)數(shù)據(jù)串行移位到移位寄存器中，必須要 個時鐘脈沖。17、 時序邏輯電路按照其觸發(fā)器是否有統(tǒng)一的時鐘控制分為_時序邏輯電路和_時序邏輯電路。二、判斷題1、 環(huán)形計數(shù)器在每個時鐘脈沖CP作用時，僅有一位觸發(fā)器發(fā)生狀態(tài)更新。（ ）2、 五個D觸發(fā)器構(gòu)成環(huán)形計數(shù)器，其計數(shù)長度為5。 ( )3、 D觸發(fā)器的特征方程Qn+1=D，而與Qn無關(guān)，所以，D觸發(fā)器不是時序電路。（ ）4、 僅具有“置0” “置1” “保持” “翻轉(zhuǎn)”功能的觸發(fā)器是D觸發(fā)器。（ ）5、 時序電路一定有觸發(fā)器。（ ）6、 利用反饋歸零法獲得N進(jìn)制計數(shù)器時，若為異步置零方式，則狀態(tài)SN只是短暫的過渡狀態(tài)，不能穩(wěn)定而是立刻變?yōu)?狀態(tài)。（ ）7、 一個計數(shù)器在任意初始狀