第六章 可編輯邏輯器件PLD

1、第六章第六章 可編程邏輯器件可編程邏輯器件PLD簡介簡介可編程邏輯器件可編程邏輯器件PLD概述概述可編程邏輯器件可編程邏輯器件PLD的基本單元的基本單元可編程只讀存儲器可編程只讀存儲器PROMPROM和可編程邏輯陣列和可編程邏輯陣列PLAPLA可編程陣列邏輯可編程陣列邏輯PAL和通用陣列邏輯和通用陣列邏輯GAL高密度可編程邏輯器件高密度可編程邏輯器件HDPLD原理及應(yīng)用原理及應(yīng)用現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGA隨機存取存儲器隨機存取存儲器RAM小小 結(jié)結(jié)傳統(tǒng)的邏輯系統(tǒng)傳統(tǒng)的邏輯系統(tǒng):當(dāng)規(guī)模增大時當(dāng)規(guī)模增大時 焊點多，可靠性下降；焊點多，可靠性下降；系統(tǒng)規(guī)模增加，成本升高；系統(tǒng)規(guī)模增加，

2、成本升高；功耗增加；功耗增加；占用空間擴大。占用空間擴大。連接線與點增多連接線與點增多抗干擾下降抗干擾下降半定制半定制標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元（Standard Cell）門陣列門陣列（Gate Array）可編程邏輯器件可編程邏輯器件（Programmable Logic Device） 近年來近年來PLD從芯片密度、從芯片密度、速度等方面發(fā)展迅速，已成為速度等方面發(fā)展迅速，已成為一個重要分支。一個重要分支。系統(tǒng)放在一個芯片內(nèi)系統(tǒng)放在一個芯片內(nèi)專用集成電路（簡稱專用集成電路（簡稱ASIC）用戶定制用戶定制集成電路集成電路ASIC全定制（全定制（Full Custom Design IC）廠商直接做出

3、。廠商直接做出。如：表芯如：表芯廠商做出半成品廠商做出半成品半定制（半定制（Semi-Custom Design IC）第一節(jié)第一節(jié) 可編程邏輯器件可編程邏輯器件PLDPLD概述概述 PLD是是70年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了年代發(fā)展起來的新型邏輯器件，相繼出現(xiàn)了ROM、PROM、PLA、PAL、GAL、EPLD和和FPGA等。等。一、一、PLD的基本結(jié)構(gòu)的基本結(jié)構(gòu)與門與門陣列陣列乘積項乘積項PLD主體主體輸入輸入電路電路輸入信號輸入信號互補互補輸入輸入輸出函數(shù)輸出函數(shù)反饋輸入信號反饋輸入信號 可由或陣列直接輸出，可由或陣列直接輸出，構(gòu)成組合；構(gòu)成組合； 通過寄存器輸出，通過寄存器輸

4、出，構(gòu)成時序方式輸出。構(gòu)成時序方式輸出?？芍苯涌芍苯虞敵鲚敵鲆部煞答伒捷斎胍部煞答伒捷斎胨鼈兘M成結(jié)構(gòu)基本相似如下：它們組成結(jié)構(gòu)基本相似如下： 輸出既可以是低電平有輸出既可以是低電平有效，又可以是高電平有效。效，又可以是高電平有效?；蜷T或門陣列陣列和項和項輸出輸出電路電路F2=B+C+D二、二、PLD的邏輯符號表示方法的邏輯符號表示方法1. 輸入緩沖器表示方法輸入緩沖器表示方法AAA2. 與門和或門的表示方法與門和或門的表示方法固定連接固定連接編程連接編程連接F1=ABC PLD具有較大的與或陣列，邏輯圖具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同。的畫法與傳統(tǒng)的畫法有所不同。下圖列出了

5、連接的三種特殊情況下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為輸入全編程，輸出為0。2.也可簡單地對應(yīng)的與門中畫叉，因此也可簡單地對應(yīng)的與門中畫叉，因此E=D。3.乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為乘積項與任何輸入信號都沒有接通，相當(dāng)與門輸出為1。 下圖給出最簡單的下圖給出最簡單的PROM電路圖，右圖是左圖的簡化形式。電路圖，右圖是左圖的簡化形式。實現(xiàn)的函數(shù)為：實現(xiàn)的函數(shù)為：BABAF 1BABAF 2BAF 3固定連接點固定連接點（與）（與）編程連接點編程連接點（或）（或）三、三、PLD的分類的分類1與陣列固定，或陣列可編程：與陣列固定，或陣列可編程： 可編程只讀存儲器可

6、編程只讀存儲器PROM或可擦除編程只讀存儲器或可擦除編程只讀存儲器EPROM PLD基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程基本結(jié)構(gòu)大致相同，根據(jù)與或陣列是否可編程分為三類：分為三類：2與陣列，或陣列均可編程：與陣列，或陣列均可編程： 可編程邏輯陣列可編程邏輯陣列PLA3與陣列可編程，或陣列固定：與陣列可編程，或陣列固定： 可編程陣列邏輯可編程陣列邏輯PAL、通用陣列邏輯、通用陣列邏輯GAL、高密度、高密度可編程邏輯器件可編程邏輯器件HDPLDABCBCA0 0 00 0 10 1 01 1 1 連接點連接點編程時，需編程時，需畫一個叉。畫一個叉。全譯碼全譯碼1與陣列固定，或陣列可編程與陣列固

7、定，或陣列可編程2. 與、或全編程與、或全編程： 代表器件是代表器件是PLA（Programmable Logic Array）。）。在在PLD中，它的靈活性最高。下圖給出了中，它的靈活性最高。下圖給出了PLA的陣列的陣列結(jié)構(gòu)。結(jié)構(gòu)。 由于由于與或陣列均能與或陣列均能編程編程的特點，在實現(xiàn)函的特點，在實現(xiàn)函數(shù)時，數(shù)時，所需的是簡化后所需的是簡化后的乘積項之和的乘積項之和，這樣陣，這樣陣列規(guī)模比列規(guī)模比PROM小得多。小得多。可編程可編程可編程可編程 不像不像PROM那樣與那樣與陣列需要全譯碼。陣列需要全譯碼。3. 與編程、或固定與編程、或固定：代表器件代表器件PAL（Programmable

8、Array Logic） 和和GAL（Generic Array Logic）。在這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出。在這種結(jié)構(gòu)中，或陣列固定若干個乘積項輸出。 每個交叉每個交叉點都可編程。點都可編程。F1 F1為兩個為兩個乘積項之和。乘積項之和。四、四、PLD的性能特點的性能特點采用采用PLD設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點：設(shè)計數(shù)字系統(tǒng)和中小規(guī)模相比具有如下特點： 1. 減小系統(tǒng)體積：減小系統(tǒng)體積：單片單片PLD有很高的密度，可容納中有很高的密度，可容納中小規(guī)模集成電路的幾片到十幾片小規(guī)模集成電路的幾片到十幾片； 2. 增強邏輯設(shè)計的靈活性：增強邏輯設(shè)計的靈活性：使用使用PLD器

9、件設(shè)計的系統(tǒng)，器件設(shè)計的系統(tǒng)，可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制；可以不受標(biāo)準(zhǔn)系列器件在邏輯功能上的限制； 3. 縮短設(shè)計周期：縮短設(shè)計周期：由于可編程特性，用由于可編程特性，用PLD設(shè)計一個設(shè)計一個系統(tǒng)所需時間比傳統(tǒng)方式大為縮短系統(tǒng)所需時間比傳統(tǒng)方式大為縮短； 陣 列 類 型 與 或 輸出方式 PROM PLA PAL GAL 固定 可編程 可編程 可編程 可編程 可編程 固定 固定 TS,OC TS,OC,H,L TS,I/O,寄存器 用戶定義 各種各種PLDPLD的結(jié)構(gòu)特點的結(jié)構(gòu)特點 4. 提高系統(tǒng)處理速度：提高系統(tǒng)處理速度：用用PLD與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯與或兩級結(jié)構(gòu)實現(xiàn)任何邏輯

10、功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系功能，比用中小規(guī)模器件所需的邏輯級數(shù)少。這不僅簡化了系統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度；統(tǒng)設(shè)計，而且減少了級間延遲，提高了系統(tǒng)的處理速度； 7.系統(tǒng)具有加密功能：系統(tǒng)具有加密功能：某些某些PLD器件，如器件，如GAL或高密度可或高密度可編程邏輯器件本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，編程邏輯器件本身具有加密功能。設(shè)計者在設(shè)計時選中加密項，可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效可編程邏輯器件就被加密。器件的邏輯功能無法被讀出，有效地防止電路被抄襲。地防止電路被抄襲。 5. 降低系統(tǒng)成本：降低系統(tǒng)成本：由

11、于由于PLD集成度高，測試與裝配的工作量集成度高，測試與裝配的工作量大大減少，避免了改變邏輯帶來的重新設(shè)計和修改，有效地降低大大減少，避免了改變邏輯帶來的重新設(shè)計和修改，有效地降低了成本；了成本； 6. 提高系統(tǒng)的可靠性：提高系統(tǒng)的可靠性：用用PLD器件設(shè)計的系統(tǒng)減少了芯片數(shù)器件設(shè)計的系統(tǒng)減少了芯片數(shù)量和印制板面積，減少相互間的連線，增加了平均壽命量和印制板面積，減少相互間的連線，增加了平均壽命, 提高抗提高抗干擾能力，從而增加了系統(tǒng)的可靠性；干擾能力，從而增加了系統(tǒng)的可靠性；五、用五、用PLDPLD實現(xiàn)邏輯電路的方法與過程實現(xiàn)邏輯電路的方法與過程 用可編程邏輯器件設(shè)計電路需要相應(yīng)的開發(fā)軟件平

12、臺用可編程邏輯器件設(shè)計電路需要相應(yīng)的開發(fā)軟件平臺和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種和編程器，可編程邏輯器件開發(fā)軟件和相應(yīng)的編程器多種多樣。多樣。可編程邏輯器件設(shè)計電路過程如下圖所示。可編程邏輯器件設(shè)計電路過程如下圖所示。 電電 路方路方 設(shè)案設(shè)案 計計設(shè)設(shè)計計輸輸入入優(yōu)優(yōu)化化電電路路選選擇擇器器件件編編程程 器時器時 件序件序 功檢功檢 能查能查 特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)特別是一些較高級的軟件平臺，一個系統(tǒng)除了方案設(shè)計和輸入電路外，其它功能都可用編程軟件自動完成。計和輸入電路外，其它功能都可用編程軟件自動完成。第二節(jié)第二節(jié) 可編程邏輯器件可編程邏輯器件PL

13、DPLD的基本單元的基本單元編程單元：編程單元：PLD中用來存放數(shù)據(jù)的基本單元。中用來存放數(shù)據(jù)的基本單元。 非易失性有多種編程單元，其特點是掉電非易失性有多種編程單元，其特點是掉電后信息不會丟失，它一般用于只讀存儲器。后信息不會丟失，它一般用于只讀存儲器。易失性單元：易失性單元： 這種基本單元采用的是靜態(tài)隨機存儲器這種基本單元采用的是靜態(tài)隨機存儲器（SRAM）結(jié)構(gòu)，其特點是掉電以后信息就要）結(jié)構(gòu)，其特點是掉電以后信息就要丟失。以后講到的現(xiàn)場可編程門陣列（丟失。以后講到的現(xiàn)場可編程門陣列（FPGA）采用這種編程單元。采用這種編程單元。非易失性單元：非易失性單元：編編程程單單元元編編程程方方式式一

14、次編程：一次編程：信息一次編程固定好，編程元件是信息一次編程固定好，編程元件是PROM。多次編程：多次編程：用戶根據(jù)需要將數(shù)據(jù)儲存在編程單元中，并可用戶根據(jù)需要將數(shù)據(jù)儲存在編程單元中，并可以多次寫入和擦除，編程元件是以多次寫入和擦除，編程元件是UV EPROM和和E2PROM等。等。 編程單元采用編程單元采用的是的是浮柵技術(shù)。浮柵技術(shù)。 A1 A0 Y1 Y2 Y3 Y4 十進制 0 0 0 1 1 0 1 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 1 0 1 4 9 一、熔絲型開關(guān)一、熔絲型開關(guān)二、反熔絲型開關(guān)二、反熔絲型開關(guān)000 0 0 0111 0 0 1 用高壓

15、將PLICE介質(zhì)擊穿。三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元+ + +5V5VGND 開啟電開啟電壓壓UT1。三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊

16、柵型（一）疊柵型（SIMOS）存儲單元）存儲單元25V25VGND三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元+ + + + +開啟電壓加大開啟電壓加大 開啟電壓開啟電壓UT2三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，

17、即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元- - -三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元有有11三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫

18、入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元1三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可

19、以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元無無11三、浮柵編程技術(shù)三、浮柵編程技術(shù) 用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的用浮柵編程技術(shù)生產(chǎn)的編程單元是一種能多次改寫的ROM，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)，即已寫入的內(nèi)容可以擦去，也可以重新寫入新的內(nèi)容。容。（一）疊柵型（一）疊柵型（SIMOS）存儲單元）存儲單元0問題：浮柵上的電荷無放電通路，沒法泄漏。問題：浮柵上的電荷無放電通路，沒法泄漏。 用用紫外線照射紫外線照射芯片上的玻璃窗，則形成光電電芯片上的玻璃窗，則形成光電電流，把柵極電子帶回到多晶硅襯底，流，把柵極電子帶回到多晶硅襯

20、底，SIMOS管恢復(fù)管恢復(fù)到初始的導(dǎo)通狀態(tài)。到初始的導(dǎo)通狀態(tài)。（二）隧道型（二）隧道型（FLOTOX）儲存單元）儲存單元 前面研究的可擦寫存儲器的缺點是擦除已存入的信息必前面研究的可擦寫存儲器的缺點是擦除已存入的信息必須用紫外光照射一定的時間，因此不能用于快速改變儲存信須用紫外光照射一定的時間，因此不能用于快速改變儲存信息的場合。息的場合。 隧道型儲存單元制成的存儲器克服了這一缺點，它稱隧道型儲存單元制成的存儲器克服了這一缺點，它稱為電可改寫只讀存儲器為電可改寫只讀存儲器E2PROM，即電擦除、電編程的只讀，即電擦除、電編程的只讀存儲器。存儲器。面積大面積大 FLOTOX管的結(jié)構(gòu)剖面示意圖如圖

21、所示。管的結(jié)構(gòu)剖面示意圖如圖所示。 它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)它與疊柵型管的不同在于浮柵延長區(qū)與漏區(qū)N 之間的交之間的交疊處有一個厚度約為疊處有一個厚度約為80 m的薄絕緣層。的薄絕緣層。隧道隧道80m 擦除浮柵擦除浮柵電荷時，電荷時，G加加5V，D接接25V。 向浮柵寫入向浮柵寫入電荷時，電荷時，G加加25V，D接接GND。（二）隧道型（二）隧道型（FLOTOX）儲存單元）儲存單元（三）閃速型（三）閃速型（Flash）存儲單元）存儲單元 閃速存儲單元又稱為閃速存儲單元又稱為快擦快寫快擦快寫存儲單元存儲單元，右圖是閃速存儲單元剖，右圖是閃速存儲單元剖面圖。面圖。 閃速存儲單元去掉了

22、隧道型存閃速存儲單元去掉了隧道型存儲單元的選擇管，它不像儲單元的選擇管，它不像E2PROM那樣一次只能擦除一個字，而是可那樣一次只能擦除一個字，而是可以用一個信號，在幾毫秒內(nèi)擦除一以用一個信號，在幾毫秒內(nèi)擦除一大區(qū)段。大區(qū)段。 因此，閃速存儲單元比隧道型存儲單元的芯片結(jié)構(gòu)更簡因此，閃速存儲單元比隧道型存儲單元的芯片結(jié)構(gòu)更簡單、更有效，使用閃速存儲單元制成的單、更有效，使用閃速存儲單元制成的PLD器件密度更高。器件密度更高。 Flash工作原理類似于疊柵型工作原理類似于疊柵型存儲單元，但有兩點不同之處：存儲單元，但有兩點不同之處： 1. 閃速存儲單元源極的區(qū)域閃速存儲單元源極的區(qū)域 Sn+ 大于

23、漏極的區(qū)域大于漏極的區(qū)域 Dn+，兩區(qū)域不是對稱的，使浮柵上的電子進行分級雙擴散，電子兩區(qū)域不是對稱的，使浮柵上的電子進行分級雙擴散，電子擴散的速度遠遠大于疊柵型存儲單元；擴散的速度遠遠大于疊柵型存儲單元； 2. 疊柵存儲單元的浮柵到疊柵存儲單元的浮柵到P型襯底間的氧化物層約型襯底間的氧化物層約200埃左埃左右，而閃速存儲單元的氧化物層更薄，約為右，而閃速存儲單元的氧化物層更薄，約為100埃。埃。（三）閃速型（三）閃速型（Flash）存儲單元）存儲單元（四）六管靜態(tài)存儲單元（四）六管靜態(tài)存儲單元 閃速存儲單元的可再編程能力約為閃速存儲單元的可再編程能力約為10萬次左右，但還是不萬次左右，但還是

24、不及及SRAM那樣有無限制的再編程能力，以那樣有無限制的再編程能力，以SRAM為存儲單元的為存儲單元的現(xiàn)場可編程門陣列（現(xiàn)場可編程門陣列（FPGA）可以實現(xiàn)無限次從一種運行邏輯）可以實現(xiàn)無限次從一種運行邏輯轉(zhuǎn)換到另一種運行邏輯的功能。轉(zhuǎn)換到另一種運行邏輯的功能。 下圖是下圖是SRAM六管存儲單元，由兩個具有有源下拉六管存儲單元，由兩個具有有源下拉n溝道晶溝道晶體管和有源上拉體管和有源上拉p溝道晶體管交互耦合的倒相器組成。溝道晶體管交互耦合的倒相器組成。 高和低電平是用具高和低電平是用具有分別到電源有分別到電源UCC和地和地GND的低阻抗通道的有的低阻抗通道的有源器件定義的兩個電平。源器件定義的

25、兩個電平。 D1、D2為兩個傳輸為兩個傳輸NMOS管，其柵極接到管，其柵極接到字線，源極分別接到兩字線，源極分別接到兩條互補的位線上，起傳條互補的位線上，起傳輸作用。輸作用。第三節(jié)第三節(jié) 可編程只讀存儲器可編程只讀存儲器PROMPROM和可編程邏輯陣列和可編程邏輯陣列PLAPLA一、可編程只讀存儲器一、可編程只讀存儲器PROMPROM PROM的結(jié)構(gòu)是的結(jié)構(gòu)是與陣列固定與陣列固定、或陣列可編程或陣列可編程的的PLD器件。器件。對于有大量輸入信號的對于有大量輸入信號的PROM，比較，比較適合作為存儲器適合作為存儲器來存放來存放數(shù)據(jù)，它在計算機系統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作數(shù)據(jù)，它在計算機系

26、統(tǒng)和數(shù)據(jù)自動控制等方面起著重要的作用。用。例例1 1： 下圖是一個下圖是一個8（字線）（字線）4（數(shù)據(jù)）的存儲器數(shù)據(jù)陣列圖。（數(shù)據(jù)）的存儲器數(shù)據(jù)陣列圖。 對于較少的輸入信號組成的與陣列固定、或陣列可編程對于較少的輸入信號組成的與陣列固定、或陣列可編程的器件中，也可以很方便地的器件中，也可以很方便地實現(xiàn)任意組合邏輯函數(shù)實現(xiàn)任意組合邏輯函數(shù)。 3線線-8線譯碼器線譯碼器84存儲單元矩陣存儲單元矩陣輸出緩沖器輸出緩沖器地址碼輸入端地址碼輸入端數(shù)據(jù)輸出端數(shù)據(jù)輸出端字線字線 由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)由地址譯碼器選中不同的字線，被選中字線上的四位數(shù)據(jù)通過輸出緩沖器輸出。據(jù)通過輸出緩

27、沖器輸出。 如當(dāng)?shù)刂反a如當(dāng)?shù)刂反aA2A1A0000時，通過地址譯碼器，使字線時，通過地址譯碼器，使字線P01，將字線，將字線P0上的存儲單元存儲的數(shù)據(jù)上的存儲單元存儲的數(shù)據(jù)0000輸出，即輸出，即D0D30000。 將左圖地址擴展成將左圖地址擴展成n條地條地址線，址線，n位地址碼可尋址位地址碼可尋址2n個個信息單元，產(chǎn)生字線為信息單元，產(chǎn)生字線為2n條，條，其輸出若是其輸出若是m位，則存儲器的位，則存儲器的總?cè)萘繛榭側(cè)萘繛?nm位。位。00010 0 0 0 EPROM有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程有各種類型的產(chǎn)品，下圖是紫外線擦除、電可編程的的EPROM2716器件邏輯框圖和引

28、腳圖。器件邏輯框圖和引腳圖。 EPROM2716是是2118位可位可改寫存儲器，有改寫存儲器，有11位地址線位地址線A0A10，產(chǎn)生字線為，產(chǎn)生字線為2048條，條，D7D0是是8位數(shù)據(jù)輸出位數(shù)據(jù)輸出/輸入線，編程輸入線，編程或讀操作時，數(shù)據(jù)由此輸入或輸或讀操作時，數(shù)據(jù)由此輸入或輸出。出。 CS為片選控制信號，是低電為片選控制信號，是低電平有效。平有效。 OE/PGM為讀出為讀出/寫入控制端低寫入控制端低電平時輸出有效，高電平進行編程，電平時輸出有效，高電平進行編程，寫入數(shù)據(jù)。寫入數(shù)據(jù)。 若當(dāng)若當(dāng)EPROM2716的容量不能滿足使用要求，且僅有的容量不能滿足使用要求，且僅有2716芯芯片時，可

29、用多片并聯(lián)來擴展地址線和數(shù)據(jù)線。下圖是將片時，可用多片并聯(lián)來擴展地址線和數(shù)據(jù)線。下圖是將2片片2716擴展成擴展成204816的數(shù)據(jù)的連接示意圖。的數(shù)據(jù)的連接示意圖。兩片的數(shù)據(jù)線兩片的數(shù)據(jù)線排列成排列成D0D15其余線全部并聯(lián)其余線全部并聯(lián)從組合電路角度來看從組合電路角度來看:例例2：試用適當(dāng)容量的：試用適當(dāng)容量的PROM實現(xiàn)兩個兩位二進制數(shù)比較的比較器。實現(xiàn)兩個兩位二進制數(shù)比較的比較器。 （1）兩個兩位二進制數(shù)分別為）兩個兩位二進制數(shù)分別為A1A0和和B1B0，當(dāng)，當(dāng)A1A0大于大于B1B0時，時，F(xiàn)11， A1A0等于等于B1B0時，時，F(xiàn)21， A1A0小于小于B1B0時，時，F(xiàn)31，下

30、表給出了兩位二進制數(shù)比較結(jié)果的輸入輸出對照表。下表給出了兩位二進制數(shù)比較結(jié)果的輸入輸出對照表。輸入地址信號為電路的輸入邏輯變量輸入地址信號為電路的輸入邏輯變量 存儲矩陣為或陣列把存儲矩陣為或陣列把乘積項組合成乘積項組合成m個邏輯函個邏輯函數(shù)輸出。數(shù)輸出。地址譯碼器產(chǎn)生地址譯碼器產(chǎn)生2n個字線為固定與陣列產(chǎn)生個字線為固定與陣列產(chǎn)生2n個乘積項個乘積項 N A1 A0 B1 B0 F1 F2 F3 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1

31、 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 1 0 0 0 1 0 0 1 0 0 1 1 0 0 0 1 0 0 0 1 0 0 1 1 0 0 1 0 0 0 1 0 0 0 1 1 0 0 1 0 0 1 0 0 0 1 0 由此可寫出輸出邏輯由此可寫出輸出邏輯函數(shù)的最小項表達式為：函數(shù)的最小項表達式為： F1 m（4,8,9,12,13,14） F2 m（0,5,10,15） F3 m（1,2,3,6,7,11） （2）把）把A1A0和和B1B0作為作為PROM的輸入信號，的輸入信號，F(xiàn)1、F2和

32、和F3為或陣列的輸出，下圖是用為或陣列的輸出，下圖是用PROM實現(xiàn)比較器的陣列圖。實現(xiàn)比較器的陣列圖。 （3）選用）選用PROM的容量的容量163位可滿足要求。位可滿足要求。 可見，以可見，以PROM實現(xiàn)簡實現(xiàn)簡單的組合邏輯電路函數(shù)是很單的組合邏輯電路函數(shù)是很方便的。方便的。 實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過實際上，大多數(shù)組合邏輯函數(shù)的最小項不超過40個，使得個，使得PROM芯片的面積利用率不高，功耗增加。芯片的面積利用率不高，功耗增加。 一般一般PROM輸入地址線輸入地址線較多，容量也較大，又因為較多，容量也較大，又因為PROM的與陣列固定，必須的與陣列固定，必須進行全譯碼，產(chǎn)生全部

33、的最進行全譯碼，產(chǎn)生全部的最小項。小項。 4個地個地址進行全址進行全譯碼，產(chǎn)譯碼，產(chǎn)生生16個乘個乘積項。積項。0.16 3個個輸出產(chǎn)輸出產(chǎn)生生3個乘個乘積項之積項之和函數(shù)。和函數(shù)。 為解決這一問題，考慮與陣列也設(shè)計成可編程形式來實現(xiàn)為解決這一問題，考慮與陣列也設(shè)計成可編程形式來實現(xiàn)組合邏輯，由這一設(shè)想發(fā)明了可編程邏輯陣列組合邏輯，由這一設(shè)想發(fā)明了可編程邏輯陣列（PLA）。二、可編程邏輯陣列二、可編程邏輯陣列PLAPLA可編程邏輯陣列可編程邏輯陣列PLA和和PROM相比之下，有如下特點：相比之下，有如下特點： （一）（一）PROM是與陣列固定、或陣列可編程，而是與陣列固定、或陣列可編程，而PL

34、A是與是與和或陣列全可編程；和或陣列全可編程； （二）（二）PROM與陣列是全譯碼的形式，而與陣列是全譯碼的形式，而PLA是根據(jù)需要是根據(jù)需要產(chǎn)生乘積項，從而減小了陣列的規(guī)模；產(chǎn)生乘積項，從而減小了陣列的規(guī)模； （三）（三）PROM實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述。實現(xiàn)的邏輯函數(shù)采用最小項表達式來描述。而用而用PLA實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式；實現(xiàn)邏輯函數(shù)時，運用簡化后的最簡與或式； （四）在（四）在PLA中，對多輸入、多輸出的邏輯函數(shù)可以利用中，對多輸入、多輸出的邏輯函數(shù)可以利用公共的與項，因而提高了陣列的利用率。公共的與項，因而提高了陣列的利用率。例例3:3: 試用試用PL

35、A實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷碼。實現(xiàn)四位自然二進制碼轉(zhuǎn)換成四位格雷碼。 （1）設(shè)四位自然二進制碼為）設(shè)四位自然二進制碼為B3B2B1B0，四位格雷碼，四位格雷碼為為G3G2G1G0，其對應(yīng)的真值表如下表所示。，其對應(yīng)的真值表如下表所示。NB3 B2 B1 B0G3 G2 G1 G001234567891011121314150 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 10 0 1 1

36、0 0 1 00 1 1 00 1 1 10 1 0 10 1 0 01 1 0 01 1 0 11 1 1 11 1 1 01 0 1 01 0 1 11 0 0 11 0 0 0 根據(jù)表列出邏輯函數(shù)并根據(jù)表列出邏輯函數(shù)并簡化，得最簡輸出表達式如簡化，得最簡輸出表達式如下：下： 33 BG 23232BBBBG 12121BBBBG 01010BBBBG （2）轉(zhuǎn)換器有四個輸入信號，化簡后需用到）轉(zhuǎn)換器有四個輸入信號，化簡后需用到7個不同的乘積個不同的乘積項，組成項，組成4 個輸出函數(shù)，故選用四輸入的個輸出函數(shù)，故選用四輸入的74PLA實現(xiàn)，下圖是實現(xiàn)，下圖是四位自然二進制碼轉(zhuǎn)換為四位格雷碼

37、轉(zhuǎn)換器四位自然二進制碼轉(zhuǎn)換為四位格雷碼轉(zhuǎn)換器PLA陣列圖。陣列圖。 右圖僅用了七個乘積項，比右圖僅用了七個乘積項，比PROM全譯碼少用全譯碼少用9個，個，實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高實現(xiàn)的邏輯功能是一樣的。從而降低了芯片的面積，提高了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜了芯片的利用率，所以用它來實現(xiàn)多輸入、多輸出的復(fù)雜邏輯函數(shù)較邏輯函數(shù)較PROM有優(yōu)越之處。有優(yōu)越之處。 PLA除了能實現(xiàn)各種組合電路外，還可以在或陣列之后除了能實現(xiàn)各種組合電路外，還可以在或陣列之后接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路。接入觸發(fā)器組，作為反饋輸入信號，實現(xiàn)時序邏輯電路

38、。4個輸出與陣列與陣列或陣列或陣列四個自然二四個自然二進制碼輸入進制碼輸入 33 BG 23232BBBBG 12121BBBBG 01010BBBBG 七個乘積項七個乘積項例例5：PLA和和D觸發(fā)器組成的同步時序電路如圖所示，要求：觸發(fā)器組成的同步時序電路如圖所示，要求： （1）寫出電路的驅(qū)動方程、輸出方程。）寫出電路的驅(qū)動方程、輸出方程。 （2）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。）分析電路功能，畫出電路的狀態(tài)轉(zhuǎn)換圖。 D Q0 Q0D Q1 Q1D Q2 Q2QCCCP解：（解：（1） 根據(jù)根據(jù)PLA與或與或陣列的輸入陣列的輸入/ 輸出關(guān)系，輸出關(guān)系，可直接得到各觸發(fā)器的可直接得到各觸發(fā)

39、器的激勵方程及輸出方程：激勵方程及輸出方程：D0 = Q0 + Q1Q0 D1 = Q1Q0 + Q1Q0D2 = Q0 Q2+ Q2Q0QCC = Q0 Q1Q2+ Q0 Q1 Q2D0 = Q0 + Q1Q0D0（2）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，）先設(shè)定電路的狀態(tài)，根據(jù)觸發(fā)器的激勵方程和輸出方程，可列出下表所示的電路狀態(tài)轉(zhuǎn)換表。可列出下表所示的電路狀態(tài)轉(zhuǎn)換表。 Q2 Q1 Q0D2 D1 D0Q2n+1Q1n+1Q0n+1QCC0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 10 1 11 0 10 1 00 0 11 1 10

40、 0 11 1 01 0 10 1 11 0 10 1 00 0 11 1 10 0 11 1 010000010根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。根據(jù)狀態(tài)轉(zhuǎn)換表，畫出下圖所示的電路狀態(tài)轉(zhuǎn)換圖。 000101111110001011010100 該電路是能夠自該電路是能夠自啟動的同步六進制計啟動的同步六進制計數(shù)器。數(shù)器。 從以上設(shè)計可知，用從以上設(shè)計可知，用PLA設(shè)計電路具有節(jié)省設(shè)計電路具有節(jié)省存儲單元等等優(yōu)點。存儲單元等等優(yōu)點。 但是由于但是由于PLA制作工藝復(fù)雜，并且不具備優(yōu)制作工藝復(fù)雜，并且不具備優(yōu)秀的軟件開發(fā)工具的支持，使得秀的軟件開發(fā)工具的支持，使得PLA的性能價格的性能

41、價格比不理想，使其發(fā)展受到限制。比不理想，使其發(fā)展受到限制。 以后科技工作者發(fā)明了性能價格比更加良好以后科技工作者發(fā)明了性能價格比更加良好的器件可編程陣列邏輯（的器件可編程陣列邏輯（PAL）。）。第四節(jié)第四節(jié) 可編程陣列邏輯可編程陣列邏輯PALPAL和和通用陣列邏輯通用陣列邏輯GALGAL一、可編程陣列邏輯一、可編程陣列邏輯PALPAL PAL采用雙極型熔絲工藝，工作速度較高。采用雙極型熔絲工藝，工作速度較高。（一）（一）PAL的基本結(jié)構(gòu)的基本結(jié)構(gòu) PAL器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集器件的輸入、輸出結(jié)構(gòu)以及輸入、輸出的數(shù)目是由集成電路制造商根據(jù)實際設(shè)計情況大致估計確定。成電路

42、制造商根據(jù)實際設(shè)計情況大致估計確定。PAL器件的型器件的型號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四號很多，它的典型輸出結(jié)構(gòu)通常有四種，其余的結(jié)構(gòu)是在這四種結(jié)構(gòu)基礎(chǔ)上變形而來。種結(jié)構(gòu)基礎(chǔ)上變形而來。 PAL的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大的結(jié)構(gòu)是與陣列可編程和或陣列固定，這種結(jié)構(gòu)為大多數(shù)邏輯函數(shù)提供了較高級的性能，為多數(shù)邏輯函數(shù)提供了較高級的性能，為PLD進一步的發(fā)展奠定進一步的發(fā)展奠定了基礎(chǔ)。了基礎(chǔ)。1. 專用輸出基本門陣列結(jié)構(gòu)專用輸出基本門陣列結(jié)構(gòu) 四個乘積項通過四個乘積項通過或非門低電平輸出?；蚍情T低電平輸出。 如輸出采用或門，為高電平有如輸出采用或門，為高電平

43、有效效PAL器件。器件。 若采用互補輸出的或門，為互若采用互補輸出的或門，為互補輸出器件。補輸出器件。輸入信號輸入信號四個乘積項四個乘積項I I一個輸入一個輸入2. 可編程可編程I/O輸出結(jié)構(gòu)輸出結(jié)構(gòu)兩個輸入，一個來自外部兩個輸入，一個來自外部I，另一來自反饋，另一來自反饋I/O。 當(dāng)最上面的乘積項為高電平時，三當(dāng)最上面的乘積項為高電平時，三態(tài)門開通，態(tài)門開通，I/O可作為輸出或反饋；乘積可作為輸出或反饋；乘積項為低電平時，三態(tài)門關(guān)斷，作為輸入。項為低電平時，三態(tài)門關(guān)斷，作為輸入。8個乘積項個乘積項3. 寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示。寄存器型輸出結(jié)構(gòu)：也稱作時序結(jié)構(gòu)，如下圖所示

44、。8個乘積項個乘積項 或門輸出通過或門輸出通過D觸發(fā)器，觸發(fā)器，在在CP的上升沿時到達輸出。的上升沿時到達輸出。 觸發(fā)器的觸發(fā)器的Q端端通過三態(tài)緩沖器通過三態(tài)緩沖器送到輸出引腳。送到輸出引腳。 觸發(fā)器的反相端反饋觸發(fā)器的反相端反饋回與陣列，作為輸入?yún)⑴c回與陣列，作為輸入?yún)⑴c更復(fù)雜的時序邏輯運算。更復(fù)雜的時序邏輯運算。CP和使能是和使能是PAL的公共端的公共端4. 帶異或門的寄存器型輸出結(jié)構(gòu)帶異或門的寄存器型輸出結(jié)構(gòu)增加了一個異或門增加了一個異或門 把乘積項分割把乘積項分割成兩個和項。成兩個和項。 兩個和項異或之后，在時鐘兩個和項異或之后，在時鐘上升沿到來時存入觸發(fā)器內(nèi)。上升沿到來時存入觸發(fā)器內(nèi)

45、。 有些有些PAL器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由不同器件是由數(shù)個同一結(jié)構(gòu)類型組成，有的則是由不同類型結(jié)構(gòu)混合組成。類型結(jié)構(gòu)混合組成。 如由如由8個寄存器型輸出結(jié)構(gòu)組成的個寄存器型輸出結(jié)構(gòu)組成的PAL器件命名為器件命名為PAL16R8，由由8個可編程個可編程I/O結(jié)構(gòu)組成的結(jié)構(gòu)組成的PAL器件則命名為器件則命名為PAL16L8。（二）（二）PAL16L8的使用的使用 PAL的例題請同學(xué)參看的例題請同學(xué)參看圖圖6.45 、圖圖6.46 應(yīng)用應(yīng)用PAL16L8設(shè)計組合邏輯電路，主要步驟是將輸出和激設(shè)計組合邏輯電路，主要步驟是將輸出和激勵寫成最簡與或表達式，然后確定勵寫成最簡與或表達式，然后

46、確定PAL16L8的引腳和編程。的引腳和編程。 目前能夠支持目前能夠支持PAL的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很的編程軟件已相當(dāng)成熟，芯片應(yīng)用也很普及，但是由于其集成密度不高、編程不夠靈活，且只能一次普及，但是由于其集成密度不高、編程不夠靈活，且只能一次編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。編程，很難勝任功能較復(fù)雜的電路與系統(tǒng)。 二、通用陣列邏輯二、通用陣列邏輯GALGAL器件器件 采用采用E2CMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的工藝和靈活的輸出結(jié)構(gòu)，有電擦寫反復(fù)編程的特性。特性。 與與PAL相比，相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏

47、輯宏單元輯宏單元OLMC（Output Logic Macro Cell）。）。GAL和和PAL在結(jié)構(gòu)上的區(qū)別見下圖：在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu) 適當(dāng)?shù)剡m當(dāng)?shù)貫闉镺LMC進進行編程，行編程，GAL就可以就可以在功能上代在功能上代替前面討論替前面討論過的過的PAL各各種類型及其種類型及其派生類型。派生類型。（一）（一）GAL器件結(jié)構(gòu)和特點器件結(jié)構(gòu)和特點 GAL器件型號定義和器件型號定義和PAL一樣根據(jù)輸入輸出的數(shù)量來確定，一樣根據(jù)輸入輸出的數(shù)量來確定，GAL16V8中的中的16表示陣列的輸入端數(shù)量，表示陣列的輸入端數(shù)量，8表示輸出端數(shù)量，表示輸出端數(shù)量，V則表示輸出形式可以改變的

48、普通型。則表示輸出形式可以改變的普通型。1. GAL16V8的基本結(jié)構(gòu)的基本結(jié)構(gòu)8個輸入緩沖器個輸入緩沖器8個反饋緩沖器個反饋緩沖器一個共用時鐘一個共用時鐘CLK8個輸出緩沖器個輸出緩沖器8個個OLMC2. GAL輸出邏輯宏單元輸出邏輯宏單元OLMC的組成的組成 輸出邏輯宏單元輸出邏輯宏單元OLMC 由或門、異或門、由或門、異或門、D觸發(fā)器、多路選觸發(fā)器、多路選擇器擇器MUX、時鐘控制、使能控制和編程元件等組成，如下圖：、時鐘控制、使能控制和編程元件等組成，如下圖：組合輸出組合輸出時序輸出時序輸出3. 輸出邏輯宏單元輸出邏輯宏單元OLMC組態(tài)組態(tài) 輸出邏輯宏單元由對輸出邏輯宏單元由對AC1(n

49、) 和和AC0進行編程決定進行編程決定PTMUX、TSMUX、OMUX和和FMUX的輸出，共有的輸出，共有5種基本組態(tài)：種基本組態(tài)： 專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入專用輸入組態(tài)、專用輸出組態(tài)、復(fù)合輸入/輸出組態(tài)、寄輸出組態(tài)、寄存器組態(tài)和寄存器組合存器組態(tài)和寄存器組合I/O組態(tài)。組態(tài)。8個宏單元可以處于相同的個宏單元可以處于相同的組態(tài)，或者有選擇地處于不同組態(tài)。組態(tài)，或者有選擇地處于不同組態(tài)。(1) 專用輸入組態(tài)專用輸入組態(tài) ：I/O可以作為輸入端，提供可以作為輸入端，提供給相鄰的邏輯宏單元。給相鄰的邏輯宏單元。 本級輸入信號卻來自本級輸入信號卻來自另一相鄰宏單元。另一相鄰宏單元。 此時此

50、時AC1(n)1，AC00，使使TSMUX輸出為輸出為0，三態(tài)，三態(tài)輸出緩沖器的輸出呈現(xiàn)高輸出緩沖器的輸出呈現(xiàn)高電阻，本單元輸出功能被電阻，本單元輸出功能被禁止。禁止。0 1(2) 專用輸出組態(tài)：專用輸出組態(tài)： 本單元的反饋信本單元的反饋信號和相鄰單元的信號號和相鄰單元的信號都被阻斷。都被阻斷。 異或門的輸出不經(jīng)過異或門的輸出不經(jīng)過D觸發(fā)器，直接由處于使能觸發(fā)器，直接由處于使能狀態(tài)的三態(tài)門輸出。狀態(tài)的三態(tài)門輸出。 通過編程，使第一通過編程，使第一條乘積項經(jīng)過乘積項數(shù)條乘積項經(jīng)過乘積項數(shù)據(jù)選擇器作為或門的輸據(jù)選擇器作為或門的輸入。入。 AC1(n)0，AC00，四路反饋數(shù)據(jù)選擇器四路反饋數(shù)據(jù)選擇

51、器FMUX輸出接在低電輸出接在低電平。平。（4）寄存器組態(tài)：當(dāng)）寄存器組態(tài)：當(dāng)AC1(n)0，AC01時，如下圖所示。時，如下圖所示。（3）同學(xué)自學(xué)。）同學(xué)自學(xué)?；蜷T的輸入有或門的輸入有8個乘積項。個乘積項。 此時此時OMUX選選中觸發(fā)器的同相輸中觸發(fā)器的同相輸出出Q端作為輸出信號。端作為輸出信號。 反饋輸入信號來自反饋輸入信號來自D觸發(fā)器的反相端。觸發(fā)器的反相端。 OE、CLK作為輸作為輸出緩沖器的使能信號出緩沖器的使能信號和時鐘，為公共端。和時鐘，為公共端。4. GAL是繼是繼PAL之后具有較高性能的之后具有較高性能的PLD，和，和PAL相比，具有以相比，具有以 下特點：下特點：有較高的通

52、用性和靈活性：有較高的通用性和靈活性：它的每個邏輯宏單元可以根據(jù)它的每個邏輯宏單元可以根據(jù) 需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。需要任意組態(tài)，既可實現(xiàn)組合電路，又可實現(xiàn)時序電路。(2) 100可編程：可編程：GAL采用浮柵編程技術(shù)，使與陣列以及邏采用浮柵編程技術(shù)，使與陣列以及邏 輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可輯宏單元可以反復(fù)編程，當(dāng)編程或邏輯設(shè)計有錯時，可 以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因以擦除重新編程、反復(fù)修改，直到得到正確的結(jié)果，因 而每個芯片可而每個芯片可100編程。編程。(3) 100%可測試：可測試：GAL的宏單元接成時序狀態(tài)，可以通過

53、測的宏單元接成時序狀態(tài)，可以通過測 試軟件對它們的狀態(tài)進行預(yù)置，從而可以隨意將電路置試軟件對它們的狀態(tài)進行預(yù)置，從而可以隨意將電路置 于某一狀態(tài)，以縮短測試過程，保證電路在編程以后，于某一狀態(tài)，以縮短測試過程，保證電路在編程以后， 對編程結(jié)果對編程結(jié)果100可測?？蓽y。(4) 高性能的高性能的E2COMS工藝：工藝：GAL具有高速度、低功耗的特具有高速度、低功耗的特點，并且編程數(shù)據(jù)可保存點，并且編程數(shù)據(jù)可保存20年以上。年以上。 正是由于這些良好的特性，使正是由于這些良好的特性，使GAL器件成為數(shù)字系統(tǒng)設(shè)器件成為數(shù)字系統(tǒng)設(shè)計的初期理想器件。計的初期理想器件。（二）（二）GAL器件的編程方法和應(yīng)

54、用器件的編程方法和應(yīng)用 對對GAL編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣編程是設(shè)計電路的最后一個環(huán)節(jié)。除了對與陣列編程之外，還要對邏輯宏單元進行編程，以達到預(yù)定的輸列編程之外，還要對邏輯宏單元進行編程，以達到預(yù)定的輸出邏輯關(guān)系。出邏輯關(guān)系。目前目前GAL的編程方法有兩種：的編程方法有兩種： 一種是早期的一種是早期的GAL器件編程需要使用專門的編程器，器件編程需要使用專門的編程器，將需要編程的將需要編程的GAL器件插入編程器進行編程，然后將編程器件插入編程器進行編程，然后將編程后的后的GAL器件連接在電路中的系統(tǒng)。器件連接在電路中的系統(tǒng)。 另一種是新一代的另一種是新一代的GAL器件，可以脫離開

55、編程器，直接器件，可以脫離開編程器，直接在設(shè)計者的電路系統(tǒng)上編程。在設(shè)計者的電路系統(tǒng)上編程。 這樣應(yīng)當(dāng)具備這樣應(yīng)當(dāng)具備GAL編程的開發(fā)系統(tǒng)：編程的開發(fā)系統(tǒng)：軟件開發(fā)平臺軟件開發(fā)平臺和和硬硬件編程設(shè)備件編程設(shè)備，而軟件平臺是不可缺少的。，而軟件平臺是不可缺少的。 另一類是編譯軟件，如另一類是編譯軟件，如Synario軟件平臺，這類軟件的軟件平臺，這類軟件的特點是待實現(xiàn)的邏輯電路由設(shè)計者根據(jù)軟件平臺規(guī)定的圖形特點是待實現(xiàn)的邏輯電路由設(shè)計者根據(jù)軟件平臺規(guī)定的圖形輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進行描輸入文件或可編程邏輯設(shè)計語言編寫的語言輸入文件進行描述，然后軟件平臺對設(shè)計者的電路描述進

56、行轉(zhuǎn)換，分析，簡述，然后軟件平臺對設(shè)計者的電路描述進行轉(zhuǎn)換，分析，簡化，模擬仿真、自動進行錯誤定位等。化，模擬仿真、自動進行錯誤定位等。GAL的開發(fā)軟件有許多種，大體上分為兩類：的開發(fā)軟件有許多種，大體上分為兩類： 一類是匯編型軟件，如一類是匯編型軟件，如FM，這類軟件沒有簡化功能，要，這類軟件沒有簡化功能，要求輸入文件采用最簡與或式的邏輯描述方式；求輸入文件采用最簡與或式的邏輯描述方式； GAL器件仍然存在著以下問題：器件仍然存在著以下問題： 時鐘必須共用；時鐘必須共用； 或的乘積項最多只有或的乘積項最多只有8個；個； GAL器件規(guī)模小，達不到單片內(nèi)集成一個數(shù)字系統(tǒng)的要求；器件規(guī)模小，達不到

57、單片內(nèi)集成一個數(shù)字系統(tǒng)的要求； 盡管盡管GAL器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對器件有加密的功能，但隨著解密技術(shù)的發(fā)展，對于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。于這種陣列規(guī)模小的可編程邏輯器件解密已不是難題。第五節(jié)第五節(jié) 高密度可編程邏輯器件高密度可編程邏輯器件HDPLDHDPLD原理及應(yīng)用原理及應(yīng)用 HDPLD（High Density Programmable Logic Device）在單片芯片內(nèi)可以集成成千上萬個等效門，）在單片芯片內(nèi)可以集成成千上萬個等效門，因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路因此在單片高密度可編程邏輯器件內(nèi)集成數(shù)字電路系統(tǒng)成為可能。系統(tǒng)成為

58、可能。 HDPLD器件在結(jié)構(gòu)上仍延續(xù)器件在結(jié)構(gòu)上仍延續(xù)GAL的結(jié)構(gòu)原理，的結(jié)構(gòu)原理，因而還是電擦寫、電編程的因而還是電擦寫、電編程的EPLD器件。器件。一、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu) 在系統(tǒng)編程芯片在系統(tǒng)編程芯片EPM7128S是是Altera公司生產(chǎn)的高密度、公司生產(chǎn)的高密度、高性能高性能CMOS可編程邏輯器件之一，下圖是可編程邏輯器件之一，下圖是PLCC封裝封裝84端子端子的引腳圖。的引腳圖。 它有它有4個直個直接輸入接輸入（INPUT） TMS、TDI、TDO和和TCK是在是在系統(tǒng)編程引腳。系統(tǒng)編程引腳。 64個個I/O引腳引腳一

59、、在系統(tǒng)編程芯片一、在系統(tǒng)編程芯片EPM7128SEPM7128S的基本結(jié)構(gòu)的基本結(jié)構(gòu)下圖是下圖是EPM7128S器件結(jié)構(gòu)圖：由器件結(jié)構(gòu)圖：由8個相似的邏輯陣列塊個相似的邏輯陣列塊（Logic Array Block,LAB）、一個可編程內(nèi)連矩陣（）、一個可編程內(nèi)連矩陣（PIA）和多個輸入和多個輸入/輸出控制塊輸出控制塊(I/O Block)組成。組成。8個個相相似似的的邏邏輯輯陣陣列列塊塊可可編編程程內(nèi)內(nèi)連連矩矩陣陣PIA輸輸入入/輸輸出出控控制制塊塊二、二、EPM7128SEPM7128S的特點的特點（一）高集成密度（一）高集成密度;（二）速度高、低功耗、抗噪聲容限較大（二）速度高、低功耗

60、、抗噪聲容限較大;（三）在系統(tǒng)編程能力（三）在系統(tǒng)編程能力;（四）可測試性能力（四）可測試性能力;（五）線或功能（五）線或功能;（六）異步時鐘、異步清除功能（六）異步時鐘、異步清除功能;（七）單片多系統(tǒng)能力；（七）單片多系統(tǒng)能力；（八）很強的加密能力。（八）很強的加密能力。第六節(jié)第六節(jié) 現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGAFPGA 前面討論的可編程邏輯器件基本組成部分是與前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)陣列、或陣列和輸出電路。再加上觸發(fā)器則可實現(xiàn)時序電路。時序電路。 本節(jié)介紹的本節(jié)介紹的FPGA（Field Programmable Ga