第3章組合邏輯電路1

1、第第3章章 組合邏輯電路組合邏輯電路 本章主要內(nèi)容：本章主要內(nèi)容：3.1 組合邏輯電路特點組合邏輯電路特點 3.2 小規(guī)模集成電路構(gòu)成的組合電路的分析與設計小規(guī)模集成電路構(gòu)成的組合電路的分析與設計3.3 編碼器編碼器3.4 譯碼器譯碼器3.5 數(shù)據(jù)分配器與數(shù)據(jù)選擇器數(shù)據(jù)分配器與數(shù)據(jù)選擇器3.6 數(shù)值比較電路數(shù)值比較電路3.7 算術(shù)運算電路算術(shù)運算電路3.8 奇偶校驗電路奇偶校驗電路3.9 用中規(guī)模集成電路構(gòu)成的組合電路的設計用中規(guī)模集成電路構(gòu)成的組合電路的設計3.10 組合邏輯電路的競爭組合邏輯電路的競爭-冒險冒險3.1 組合邏輯電路特點組合邏輯電路特點 組合邏輯電路的特點組合邏輯電路的特點

2、任意時刻的輸出現(xiàn)狀態(tài)取決于該時刻輸入信號的狀態(tài)，任意時刻的輸出現(xiàn)狀態(tài)取決于該時刻輸入信號的狀態(tài)，而與信號作用之前電路的狀態(tài)無關。而與信號作用之前電路的狀態(tài)無關。 組合邏輯電路在結(jié)構(gòu)上的特點組合邏輯電路在結(jié)構(gòu)上的特點 在結(jié)構(gòu)上不存在輸出到輸入的反饋通路。在結(jié)構(gòu)上不存在輸出到輸入的反饋通路。3.1 組合邏輯電路特點組合邏輯電路特點 組合邏輯電路的框圖表示組合邏輯電路的框圖表示 3.2小規(guī)模集成電路構(gòu)成的組合電路小規(guī)模集成電路構(gòu)成的組合電路的分析與設計的分析與設計 3.2.1 分析方法分析方法 從電路的輸入到輸出逐級寫出邏輯函數(shù)式，通過從電路的輸入到輸出逐級寫出邏輯函數(shù)式，通過簡化的函數(shù)式或真值表，

3、確定電路的邏輯功能。簡化的函數(shù)式或真值表，確定電路的邏輯功能。 【例【例3-1】 試分析電路的邏輯功能，要求寫出邏輯表達式，試分析電路的邏輯功能，要求寫出邏輯表達式，列出真值表列出真值表3.2小規(guī)模集成電路構(gòu)成的組合電路小規(guī)模集成電路構(gòu)成的組合電路的分析與設計的分析與設計 從電路的輸入到輸出逐級寫出邏輯函數(shù)式。從電路的輸入到輸出逐級寫出邏輯函數(shù)式。 該電路可用于該電路可用于3人表決，多數(shù)同人表決，多數(shù)同 意，表決通過。通常將該邏輯電路意，表決通過。通常將該邏輯電路稱為三人表決電路。稱為三人表決電路。3.2小規(guī)模集成電路構(gòu)成的組合電路小規(guī)模集成電路構(gòu)成的組合電路的分析與設計的分析與設計 3.2.

4、2 設計方法設計方法 設計是按照給定的邏輯問題，運用相應的器件，設計是按照給定的邏輯問題，運用相應的器件，設計出能實現(xiàn)其邏輯功能的電路。設計出能實現(xiàn)其邏輯功能的電路。 設計通?？砂匆韵虏襟E進行：設計通常可按以下步驟進行： （1）分析事件的因果關系，確定輸入變量和輸出變量。）分析事件的因果關系，確定輸入變量和輸出變量。 （2）定義邏輯狀態(tài)的含意并對邏輯變量賦值。）定義邏輯狀態(tài)的含意并對邏輯變量賦值。 （3）根據(jù)給定事件的因果關系列出真值表。）根據(jù)給定事件的因果關系列出真值表。 （4）由真值表寫出對應的邏輯函數(shù)式。）由真值表寫出對應的邏輯函數(shù)式。 （5）選定器件的類型。）選定器件的類型。3.2.2

5、 設計設計方法方法（6）將邏輯函數(shù)化簡或變換。）將邏輯函數(shù)化簡或變換。 （7）根據(jù)簡化或變換了的邏輯函數(shù)表達式畫出邏輯）根據(jù)簡化或變換了的邏輯函數(shù)表達式畫出邏輯【例例3-2】 試用六個與非門設計一個水箱控制電路。試用六個與非門設計一個水箱控制電路。a、b、c為三個電極。當電極被水浸沒時，會有信號輸出。水面為三個電極。當電極被水浸沒時，會有信號輸出。水面在在a、b間為正常狀態(tài)，點亮綠燈間為正常狀態(tài)，點亮綠燈g；水面在；水面在b、c間或在間或在a以上為警示狀態(tài)，點亮黃燈以上為警示狀態(tài)，點亮黃燈y；水面在；水面在c以下為危險狀態(tài)，以下為危險狀態(tài)，點亮紅燈點亮紅燈r。3.2.2 設計設計方法方法解：確

6、定輸入輸出變量并狀態(tài)賦值，列真值表。解：確定輸入輸出變量并狀態(tài)賦值，列真值表。3.2.2 設計設計方法方法由真值表畫出卡諾圖由真值表畫出卡諾圖3.2.2 設計設計方法方法化簡化簡3.2.2 設計設計方法方法【例例3-3】 某工廠有某工廠有a、b、c三個車間，各需電力三個車間，各需電力10kw，由廠變電所的，由廠變電所的x、y兩臺變壓器供電。其中兩臺變壓器供電。其中x變壓器的功率為變壓器的功率為13kw，y變壓器的功率為變壓器的功率為25kw。為合理供電，試用。為合理供電，試用vhdl語言設計一個供電控制語言設計一個供電控制電路。電路。解：設三個輸入變量分別為a、b、c，輸出函數(shù)分別為x、y。控

7、制電路實體頂層圖3.2.2 設計設計方法方法library ieee; use ieee.std_logic_1164.all; entity abctoxy is port( a, b, c：in std_logic；x,y：out std_logic); end abctoxy; architecture ctrl of abctoxy issignal sel:std_logic_vector(2 downto 0); beginsel=a&b&c; x=1 when sel=”001” else1 when sel=”010” else1 hen sel=”100” e

8、lse1 when sel=”111” else0; ybi，aibi，ai=bi。3.6.2 一位比較器一位比較器用門電路實現(xiàn)的一位比較器。用門電路實現(xiàn)的一位比較器。3.6.3 四位比較器四位比較器cc14585是四位數(shù)值比較器集成電路是四位數(shù)值比較器集成電路。3.7.1 二進制加法運算二進制加法運算兩個兩個n位二進制數(shù)相加的過程，是從最低有效位開位二進制數(shù)相加的過程，是從最低有效位開始相加，形成和數(shù)并傳送進位最后得到結(jié)果。始相加，形成和數(shù)并傳送進位最后得到結(jié)果。最低位只有加數(shù)和被加數(shù)相加，這種兩個一位數(shù)相最低位只有加數(shù)和被加數(shù)相加，這種兩個一位數(shù)相加稱為半加；加稱為半加；完成加數(shù)、被加數(shù)、

9、低位的進位數(shù)三個一位數(shù)相加完成加數(shù)、被加數(shù)、低位的進位數(shù)三個一位數(shù)相加稱為全加。稱為全加。實現(xiàn)半加運算的電路稱為半加器實現(xiàn)半加運算的電路稱為半加器實現(xiàn)全加運算的電路稱為全加器。實現(xiàn)全加運算的電路稱為全加器。3.7.1 二進制加法運算二進制加法運算1. 半加器和全加器半加器和全加器3.7.1 二進制加法運算二進制加法運算1. 半加器和全加器半加器和全加器【例例3-13】 試設計一位二進制全加器。它的兩個數(shù)試設計一位二進制全加器。它的兩個數(shù)據(jù)輸入為據(jù)輸入為ai和和bi，進位輸入為，進位輸入為ci，和及進位輸出，和及進位輸出分別為分別為si和和ci+1。解：根據(jù)二進制加法法則可以列出的真值表見表解：

10、根據(jù)二進制加法法則可以列出的真值表見表3.7.1 二進制加法運算二進制加法運算1. 半加器和全加器半加器和全加器其表達式為其表達式為3.7.1 二進制加法運算二進制加法運算1. 半加器和全加器半加器和全加器3.7.1 二進制加法運算二進制加法運算2.加法器加法器實現(xiàn)多位二進制數(shù)加法運算的電路稱為加法器。按各位數(shù)相加方式不同可分為串行加法器和并行加法器。并行加法器按進位方式又可分為串行進位并行加法器和超前進位并行加法器兩種。3.7.1 二進制加法運算二進制加法運算2.加法器加法器四位超前進位加法器742833.7.1 二進制加法運算二進制加法運算2.加法器加法器四位超前進位加法器742833.7

11、.2 二進制減法運算二進制減法運算1.用補碼完成減法運算用補碼完成減法運算x與與y的減法運算可寫成的減法運算可寫成x-yx+-y的補碼加法的補碼加法運算運算運算步驟如下：運算步驟如下：（1）把減法運算表示成加法運算；）把減法運算表示成加法運算；（2）將兩數(shù)各自求補；）將兩數(shù)各自求補； （3）將求補后的兩個補碼相加，如有溢出則丟掉，然后再對）將求補后的兩個補碼相加，如有溢出則丟掉，然后再對運算結(jié)果求補，可得到原碼表示的值。運算結(jié)果求補，可得到原碼表示的值。3.7.2 二進制減法運算二進制減法運算2.求反電路求反電路m1時異或門輸出為輸入的反碼；時異或門輸出為輸入的反碼；m0時輸出與輸時輸出與輸入

12、相同。入相同。3.7.3 二進制乘法運算二進制乘法運算用與門實現(xiàn)的一位乘法器用與門實現(xiàn)的一位乘法器3.7.3 二進制乘法運算二進制乘法運算【例例3-18】 試設計試設計4位無符號數(shù)的組合乘法器。位無符號數(shù)的組合乘法器。解：假設被乘數(shù)解：假設被乘數(shù)a=a3a2a1a0，乘數(shù)，乘數(shù)b= b3b2b1b0，a和和b均為無符號整數(shù)。均為無符號整數(shù)。3.7.4 算術(shù)邏輯單元算術(shù)邏輯單元算術(shù)邏輯單元（算術(shù)邏輯單元（alu，arithmetic and logic unit）不僅能做加法、減法等算術(shù)運算，而且也能實現(xiàn)與、不僅能做加法、減法等算術(shù)運算，而且也能實現(xiàn)與、與非、或、或非、異或、數(shù)碼比較等邏輯運算。

13、與非、或、或非、異或、數(shù)碼比較等邏輯運算?！纠?-19】 試設計一個邏輯框圖如圖試設計一個邏輯框圖如圖3-43所示、其所示、其功能如表功能如表3-21及及3-22所示的一位算術(shù)邏輯單元。其中所示的一位算術(shù)邏輯單元。其中m端為方式控制輸入端，端為方式控制輸入端，m1執(zhí)行算術(shù)運算，執(zhí)行算術(shù)運算，m0執(zhí)行邏輯運算。執(zhí)行邏輯運算。s1、s0為操作選擇輸入端，為操作選擇輸入端，ai、bi是是參加操作的兩個數(shù)據(jù)輸入端，參加操作的兩個數(shù)據(jù)輸入端，ci是算術(shù)運算的進位輸是算術(shù)運算的進位輸入端，入端，ci+1是進位輸出端，是進位輸出端，fi為算術(shù)運算或邏輯運算為算術(shù)運算或邏輯運算結(jié)果輸出端。結(jié)果輸出端。3.7

14、.4 算術(shù)邏輯單元算術(shù)邏輯單元3.7.4 算術(shù)邏輯單元算術(shù)邏輯單元將真值表轉(zhuǎn)化為最簡的與或表達式，其結(jié)果為：將真值表轉(zhuǎn)化為最簡的與或表達式，其結(jié)果為：變換為：變換為：3.7.4 算術(shù)邏輯單元算術(shù)邏輯單元同理可寫出同理可寫出ci+1的表達式：的表達式：根據(jù)表達式畫出的根據(jù)表達式畫出的alu邏輯圖如圖邏輯圖如圖3-44所示。所示。3.7.4 算術(shù)邏輯單元算術(shù)邏輯單元3.8 奇偶校驗電路奇偶校驗電路奇偶校驗電路是根據(jù)傳輸代碼的奇偶性檢查數(shù)據(jù)奇偶校驗電路是根據(jù)傳輸代碼的奇偶性檢查數(shù)據(jù)傳輸過程中是否出現(xiàn)錯誤的電路。傳輸過程中是否出現(xiàn)錯誤的電路。3.8.1 奇偶校驗的基本原理奇偶校驗的基本原理 奇偶校驗的

15、基本方法就是在待發(fā)送的有效數(shù)據(jù)位（信息奇偶校驗的基本方法就是在待發(fā)送的有效數(shù)據(jù)位（信息碼）之外再增加一位奇偶校驗位碼）之外再增加一位奇偶校驗位(又稱監(jiān)督碼又稱監(jiān)督碼)構(gòu)成傳輸碼。構(gòu)成傳輸碼。 校驗位的加入，使傳輸碼中含校驗位的加入，使傳輸碼中含1的個數(shù)可以為奇數(shù)（奇校的個數(shù)可以為奇數(shù)（奇校驗），也可以是偶數(shù)（偶校驗）。驗），也可以是偶數(shù)（偶校驗）。 在接收端通過檢查接收到的傳輸碼中在接收端通過檢查接收到的傳輸碼中1的個數(shù)的奇偶性，的個數(shù)的奇偶性，就可以判斷傳輸過程中是否出現(xiàn)了錯誤。就可以判斷傳輸過程中是否出現(xiàn)了錯誤。3.8.1 奇偶校驗的基本原理奇偶校驗的基本原理奇偶校驗的原理框圖奇偶校驗的原

16、理框圖3.8.1 奇偶校驗的基本原理奇偶校驗的基本原理【例例3-20】 結(jié)合圖結(jié)合圖3-46所示的原理圖，試設計三所示的原理圖，試設計三位二進制碼的并行奇校驗電路。位二進制碼的并行奇校驗電路。解：假設三位二進制碼用解：假設三位二進制碼用a、b、c組合表示，奇組合表示，奇偶發(fā)生器產(chǎn)生的奇校驗位用偶發(fā)生器產(chǎn)生的奇校驗位用wod1表示，奇偶校驗表示，奇偶校驗器的奇校驗輸出用器的奇校驗輸出用wod2表示。表示。列出如表所示的三位二進制碼的奇校驗傳輸碼表列出如表所示的三位二進制碼的奇校驗傳輸碼表由表可得奇偶發(fā)生器的輸出由表可得奇偶發(fā)生器的輸出也可得奇偶校驗器的輸出也可得奇偶校驗器的輸出3.8.1 奇偶校

17、驗的基本原理奇偶校驗的基本原理 cbawod1 1odod2wcbaw3.8.1 奇偶校驗的基本原理奇偶校驗的基本原理 由表達式畫出的三位二進制碼的并行奇校驗電路如圖由表達式畫出的三位二進制碼的并行奇校驗電路如圖3-47所示。圖中所示。圖中we1、we2分別為偶校驗監(jiān)督碼和偶校分別為偶校驗監(jiān)督碼和偶校驗輸出檢驗碼。驗輸出檢驗碼。3.8.2中規(guī)模集成奇偶發(fā)生器中規(guī)模集成奇偶發(fā)生器/校驗器校驗器 74hc280是是cmos中規(guī)模集成奇偶發(fā)生器校驗器。中規(guī)模集成奇偶發(fā)生器校驗器。 既可做為奇偶發(fā)生器，也可做為奇偶校驗器。既可做為奇偶發(fā)生器，也可做為奇偶校驗器。 a、b、c、i是九位輸入代碼，是九位輸

18、入代碼，wod是奇校驗輸出是奇校驗輸出端，端，we是偶校驗輸出端。是偶校驗輸出端。3.8.2中規(guī)模集成奇偶發(fā)生器中規(guī)模集成奇偶發(fā)生器/校驗器校驗器 八位奇校驗系統(tǒng)八位奇校驗系統(tǒng)3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 用中規(guī)模集成電路設計組合邏輯電路通常的設計步驟如下： （1）分析事件的因果關系，確定輸入變量和輸出變量，列出真值表。 （2）由真值表寫出邏輯函數(shù)表達式。 （3）將邏輯函數(shù)表達式變換成與所用的中規(guī)模集成電路邏 輯函數(shù)式相似的形式，并采用對比法進行比較，從而確定中規(guī)模集成電路的輸入?！纠?-21】 試用74hc138實現(xiàn)邏輯函數(shù)。解：74hc1

19、38的邏輯函數(shù)表達式與要實現(xiàn)邏 輯函數(shù)表達式是相似的。 設a2=a，a1=b，a0=c，則 根據(jù)此式畫出實現(xiàn)邏輯函數(shù)的邏輯圖cbacbacbaabcbcacbammmcbaf),(),(731731012012012),(fffaaaaaaaaacbacbacbacbaf3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 【例3-22】 試用八選一數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)解：用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)時可以采用函數(shù)表達式對比，也可以使用真值表對比。 函數(shù)表達式對比： 八選一數(shù)據(jù)選擇器的輸

20、出邏輯函數(shù)：70126012501240123012201210120012daaadaaadaaadaaadaaadaaadaaadaaaf3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 令a=a2，b=a1，c=a0，則被實現(xiàn)的邏輯函數(shù)為：比較兩個表達式，可得 真值表對比： 將數(shù)據(jù)選擇器的真值表與被實現(xiàn)邏輯函數(shù)真值表列在一起并對比，求出d0d7的值。012012012731),(),(aaaaaaaaammmcbaf1731ddd065420ddddd3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 真值表和邏輯圖3.9 用

21、中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 【例3-23】 試用四選一數(shù)據(jù)選擇器設計一判定電路。只有在主裁判同意的前提下，三名副裁判中多數(shù)同意，比賽成績才被承認，否則比賽成績不予承認。 解：設主裁判為a，三名副裁判分別為b、c、d，同意用1表示，不同意用0表示；比賽成績?yōu)閒。 承認用1表示，不承認用0表示。令a=a1，b=a0。此時c、d成為數(shù)據(jù)輸入。3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 根據(jù)題意列出的真值表3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 【例3-24】 試用四位二進制加法

22、器74283實現(xiàn)一個十進制調(diào)整電路，假設輸入的數(shù)據(jù)為四位二進制數(shù)。解：由二進制數(shù)轉(zhuǎn)換為bcd時分兩種情況： 當輸入的四位二進制數(shù)所對應的十進制數(shù)值大于9時，則需要進行加6調(diào)整 否則，不需要修正。3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 當輸入的四位二進制數(shù)小于、等于9時，相當于原輸入的四位二進制數(shù)與0相加。 而當輸入的四位二進制 數(shù)大于9時，應與6相加。3.9 用中規(guī)模集成電路構(gòu)成的組合電用中規(guī)模集成電路構(gòu)成的組合電路的設計路的設計 3.10 組合邏輯電路的競爭組合邏輯電路的競爭-冒險冒險3.10.1 競爭競爭-冒險的產(chǎn)生冒險的產(chǎn)生 組合邏輯電路組合邏輯電路在在輸入輸入信號輸入輸入信號邏輯電平發(fā)邏輯電平發(fā)生變化的瞬間，生變化的瞬間，電路有電路有可能會產(chǎn)生競爭可能會產(chǎn)生競爭-冒冒險現(xiàn)象。險現(xiàn)象。 競爭競爭是指邏輯門的兩個輸入信號從不同電是指邏輯門的兩個輸入信號從不同電平同時向相反電平跳變的現(xiàn)象平同時向相反電平跳變的現(xiàn)象。 由于競爭而在電路的輸出端產(chǎn)生與邏輯電由于競爭而在電路的輸出端產(chǎn)生與邏輯電平相違背