數(shù)學(xué)建模論文----頻率計(jì)

1、.數(shù)學(xué)建模論文-頻率計(jì)摘要：  本次試驗(yàn)通過(guò)對(duì)數(shù)字頻率計(jì)原理的掌握，利用已有的數(shù)字電路設(shè)計(jì)知識(shí)，配合相應(yīng)的軟件，如ISE軟件的使用（設(shè)計(jì)輸入、仿真、實(shí)現(xiàn)），了解可編程邏輯器件（FPGA）的一般情況，通過(guò) VHDL語(yǔ)言的描述來(lái)設(shè)計(jì)滿足要求的數(shù)字頻率計(jì)。并根據(jù)實(shí)驗(yàn)結(jié)果對(duì)誤差的來(lái)源進(jìn)行分析和計(jì)算  數(shù)字頻率計(jì)是直接用十進(jìn)制數(shù)字來(lái)顯示被測(cè)信號(hào)頻率的一種測(cè)量裝置。它不僅可以測(cè)量正弦波、方波、三角波、尖脈沖信號(hào)和其他具有周期特性的信號(hào)的頻率，而且還可以測(cè)量它們的周期。經(jīng)過(guò)改裝，可以測(cè)量脈沖寬度，做成數(shù)字式脈寬測(cè)量?jī)x；可以測(cè)量電容做成數(shù)字式電容測(cè)量?jī)x；在電路中增加傳感器，還可以

2、做成數(shù)字脈搏儀、計(jì)價(jià)器等。因此數(shù)字頻率計(jì)在測(cè)量物理量方面應(yīng)用廣泛。  本實(shí)驗(yàn)報(bào)告介紹了使用VHDL開(kāi)發(fā)FPGA的一般流程和頻率計(jì)的基本原理和相應(yīng)的測(cè)量方案，采用了一種基于FPGA的數(shù)字頻率的實(shí)現(xiàn)方法。該設(shè)計(jì)的頻率計(jì)能準(zhǔn)確的測(cè)量頻率在1Hz到100MHz之間的信號(hào)。使用ModelSim仿真軟件對(duì)VHDL程序做了仿真，并完成了綜合布局布線，最終下載到芯片Spartan3A  and Spartan3AN上取得良好測(cè)試效果，圓滿完成實(shí)驗(yàn)測(cè)試。 關(guān)鍵字：FPGA，VHDL，ISE，ModelSim軟件，頻率測(cè)量，數(shù)字頻率計(jì)。提出問(wèn)題：頻率計(jì)是如何設(shè)計(jì)并

3、運(yùn)行的正文：一利用數(shù)學(xué)公式進(jìn)行誤差分析1.直接測(cè)量法誤差  從公式(1-1)可知，上述測(cè)頻方法的測(cè)量誤差，一方面決定于閘門(mén)時(shí)間T準(zhǔn)不準(zhǔn)，另一方面決定于計(jì)數(shù)器計(jì)得的數(shù)準(zhǔn)不準(zhǔn)。根據(jù)誤差合成方法，從公式(1-1)可得: 公式(4-2)中第一項(xiàng)是數(shù)字化儀器所特有的誤差，而第二項(xiàng)是閘門(mén)時(shí)間的相對(duì)誤差，這項(xiàng)誤差決定于石英振蕩器所提供的標(biāo)準(zhǔn)頻率的準(zhǔn)確度?，F(xiàn)分述如下：2. ±1誤差  在測(cè)頻時(shí)，主門(mén)的開(kāi)啟時(shí)刻與計(jì)數(shù)脈沖之間的時(shí)間關(guān)系是不相關(guān)的，所以它們?cè)跁r(shí)間軸上的相對(duì)位置是隨機(jī)的。這樣，在相同的主門(mén)開(kāi)啟時(shí)間內(nèi)，計(jì)數(shù)器所計(jì)得的數(shù)卻不一定相同，當(dāng)主門(mén)開(kāi)啟時(shí)間T接近甚至等于被

4、測(cè)信號(hào)周期Tx的整數(shù)倍N倍時(shí)，此項(xiàng)誤差為最大，圖 1-1 畫(huà)出的就是這種情況。計(jì)算公式式中T為閘門(mén)時(shí)間，fx為被測(cè)頻率。從公式(1-3)可知，不管計(jì)數(shù)值N多少，其最大誤差總是±1個(gè)計(jì)數(shù)單位，故稱“±1個(gè)字誤差”，簡(jiǎn)稱“±1誤差”。而且fx一定時(shí)，增大閘門(mén)時(shí)間T，可減小±1誤差對(duì)測(cè)頻誤差的影響。當(dāng)T選定后，fx越低，則由±1誤差產(chǎn)生的測(cè)頻誤差越大。3. 誤差比較  與分析電子計(jì)數(shù)器測(cè)頻時(shí)的誤差類似，根據(jù)誤差傳遞公式，并結(jié)合圖 1-2可得： 根據(jù)圖 1-2 測(cè)周原理 

5、所以,公式(1-5)可寫(xiě)成 從公式(1-6)可見(jiàn)，測(cè)量周期時(shí)的誤差表達(dá)式與測(cè)頻的表達(dá)式形式相似，很明顯Tx愈大(即被測(cè)頻率愈低)，±1誤差對(duì)測(cè)周精確度的影響就愈小。二設(shè)計(jì)要求  目的：本次試驗(yàn)通過(guò)對(duì)數(shù)字頻率計(jì)原理的掌握，利用已有的數(shù)字電路設(shè)計(jì)知識(shí)，配合相應(yīng)的軟件，如ISE軟件的使用（設(shè)計(jì)輸入、仿真、實(shí)現(xiàn)），了解可編程邏輯器件（FPGA）的一般情況，通過(guò)vhdl語(yǔ)言的描述來(lái)設(shè)計(jì)滿足要求的數(shù)字頻率計(jì)。并根據(jù)實(shí)驗(yàn)結(jié)果對(duì)誤差的來(lái)源進(jìn)行分析和計(jì)算。以此提高自己的系統(tǒng)設(shè)計(jì)能力。 指標(biāo)： 1.被測(cè)輸入信號(hào)：方波 2.測(cè)試頻率范圍為：10Hz100MHz

6、60;3.量程分為三檔：  第一檔：閘門(mén)時(shí)間為1S時(shí)，最大讀數(shù)為999.999KHz   第二檔：閘門(mén)時(shí)間為0.1S時(shí)，最大讀數(shù)為9999.99KHz  第三檔：閘門(mén)時(shí)間為0.01S時(shí)，最大讀數(shù)為99999.9KHz。 4.顯示工作方式： a、用六位BCD七段數(shù)碼管顯示讀數(shù)。 b、采用記憶顯示方法 c、實(shí)現(xiàn)對(duì)高位無(wú)意義零的消隱。1原理圖2單元電路設(shè)計(jì) 1.分頻模塊  VHDL程序：   library IEEE; use

7、60;IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity fenpinqi is Port ( clk : in  STD_LOGIC;            clk10 : out

8、  STD_LOGIC;           clk100 : out  STD_LOGIC;            clk1000 : out  STD_LOGIC);  end fenpinqi;architecture Behavio

9、ral of fenpinqi is  signal counter2:Integer range 1 to 2400000:=1; signal counter3:Integer range 1 to 240000:=1; signal counter4:Integer range 1 to 24000:=1;   signal clk

10、00:Std_Logic:='0' signal clk000:Std_Logic:='0' signal clk0000:Std_Logic:='0' begin PROCESS(clk)begin    IF clk'event and clk='1' THEN       IF Counter2=24

11、00000 then           counter2<=1;          clk00<=not clk00;         else         counter

12、2<=counter2+1;   end if;     end if; end process; PROCESS(clk)begin IF clk'event and clk='1' THEN       IF Counter3=240000 then    

13、;       counter3<=1;          clk000<=not clk000;         else         counter3<=counter3+1;   &

14、#160;   end if; end if; end process; PROCESS(clk)begin IF clk'event and clk='1' THEN          IF Counter4=24000 then       

15、    counter4<=1;          clk0000<=not clk0000;         else         counter4<=counter4+1;   end if; 

16、    end if; end process; clk10<=clk00; clk100<=clk000;clk1000<=clk0000; end Behavioral;生成符號(hào)：   本模塊采用的是元器件調(diào)用，先寫(xiě)好fenpinqi 模塊然后在主程序中調(diào)用，把其中的變量改作2400000、240000和24000即可分成1kHZ、100HZ和10HZ等 的方波信號(hào)，其中1kHZ信號(hào)用做后面的顯示電路的掃描信號(hào)，分頻器模塊仿

17、真波形如下：2.閘門(mén)選擇器生成符號(hào)： 通過(guò)撥碼開(kāi)關(guān)選擇需要100HZ、10HZ或者1HZ 的信號(hào)來(lái)測(cè)量被測(cè)頻率，當(dāng)撥動(dòng)開(kāi)關(guān)為“011"時(shí)表示選擇的是1HZ的測(cè)頻信號(hào)、 “101”時(shí)輸出為10HZ的測(cè)頻信號(hào)、“110”時(shí)輸出為100HZ的測(cè)頻信號(hào)。  仿真波形如下：3門(mén)控電路生成符號(hào)： 本模塊的作用是產(chǎn)生相應(yīng)的門(mén)控信號(hào)計(jì)數(shù)器使能信號(hào)gate、計(jì)數(shù)器清零信號(hào)reset和鎖存器鎖存信號(hào)latch以實(shí)現(xiàn)對(duì)后面計(jì)數(shù)器和鎖存器的控制。gate信號(hào)和reset信號(hào)以及l(fā)atch信號(hào)均用時(shí)序邏輯來(lái)產(chǎn)生。  仿真波形如下：4計(jì)數(shù)器 本模塊產(chǎn)生

18、的10進(jìn)制的計(jì)數(shù)器，通過(guò)級(jí)聯(lián)產(chǎn)生0至999999的計(jì)數(shù)器。計(jì)數(shù)器符號(hào)如下總體符號(hào)： 這樣產(chǎn)生的是同步計(jì)數(shù)器，使用同樣地時(shí)鐘、同樣地清零信號(hào)。前一級(jí)的輸出carry輸出至下一級(jí)的使能端上。輸出端的進(jìn)位作為溢出信號(hào)輸出，加D觸發(fā)器的目的是為了使溢出信號(hào)能夠保存至下一個(gè)清零信號(hào)有效。從而能有足夠的時(shí)間顯示溢出。   十進(jìn)制計(jì)數(shù)器仿真波形：5鎖存器  本模塊是鎖存器，用來(lái)存儲(chǔ)計(jì)數(shù)器輸出的數(shù)據(jù)和溢出信號(hào)，在latchin信號(hào)有效的時(shí)候開(kāi)始鎖存輸入信號(hào)，同時(shí)前面鎖存的信號(hào)也就被更新掉。以此實(shí)現(xiàn)所需功能。   鎖存器仿真波形如下：6.數(shù)據(jù)

19、選擇器：生成符號(hào)：7.六進(jìn)制計(jì)數(shù)器： 生成符號(hào)：8.小數(shù)點(diǎn)控制器： 小數(shù)點(diǎn)控制器仿真波形：9.譯碼器： 生成符號(hào)：10.反相器，使能生成符號(hào)： 顯示控制電路，用1kHZ的信號(hào)產(chǎn)生6進(jìn)制的計(jì)數(shù)器來(lái)控制小數(shù)點(diǎn)顯示電路和數(shù)據(jù)選擇器。6進(jìn)制計(jì)數(shù)器送到3_8譯碼器輸入端來(lái)控制位選，譯碼器用來(lái)把選擇的數(shù)據(jù)譯成7段碼控制段選。三、設(shè)計(jì)實(shí)現(xiàn) 1 頂層設(shè)計(jì) 采用符號(hào)圖方法，通過(guò)線連接起來(lái)就形成了頂層圖。2管腳分配 管腳分配如下： NET "nCS" LOC = D7;   

20、       NET "DIG<0>" LOC = F8;NET "DIG<1>" LOC = D8;       NET "DIG<2>" LOC = E7;NET "SEG<0>" LOC

21、 = A11;      NET "SEG<1>" LOC = B12;NET "SEG<2>" LOC = A12;      NET "SEG<3>" LOC = C12; NET "SEG<4>&

22、quot; LOC = C13;      NET "SEG<5>" LOC = A13;NET "SEG<6>" LOC = B14;      NET "dp" LOC = C11;NET "clk48MHz" LOC = T8;