數(shù)字電路實驗報告

1、目錄實驗一 四位海明校驗碼的邏輯設(shè)計 2實驗二 十六進制譯碼計數(shù)器的設(shè)計 6實驗三 脈沖分頻邏輯電路的設(shè)計 10實驗四 八位數(shù)據(jù)串入并出邏輯設(shè)計 16實驗五 十六位運算器的邏輯設(shè)計 20實驗六 4Kx8bit存儲器的設(shè)計 25實驗一 四位海明校驗碼的邏輯設(shè)計實驗?zāi)康模赫莆蘸Ｃ餍ｒ灥木幋a原理以及設(shè)計、調(diào)試方法，鞏固提高組合邏輯知識，培養(yǎng)實際動手能力。掌握總線的應(yīng)用方法。掌握總線信息出錯時發(fā)現(xiàn)錯我和糾正錯我的原理，掌握奇偶校驗的原理，掌握海明校驗編碼原理以及設(shè)計、調(diào)試方法。實驗要求：(1) 設(shè)計信息位為 4位的內(nèi)存的海明校驗邏輯電路,在讀內(nèi)存儲器時,具有一位出 錯報錯和糾正一位錯誤的功能。(2)

2、為了難其正確性,在讀出信息的通路上,要串入造錯用邏輯,位數(shù)自定。(3) 奇偶發(fā)生器與海明校難器對同一位用一塊奇偶校驗集成塊實驗原理： 檢錯和校錯 由編碼理論，任何一種編碼是否具有檢測和糾錯能力，都與編碼的最小距離有關(guān)，即任何兩組合法代碼間最少的二進制位數(shù)的差異，L-1=D+C（D>=C）L為編碼的最小距離，D表示檢測錯誤的位數(shù)；C表示糾正錯誤的位數(shù)。故，8421碼不具備檢錯能力，這是因為它的最小碼距為1，當(dāng)8421碼的碼字中有一位出錯，而產(chǎn)生的錯誤代碼就有可能是另一個碼字，這樣，無法判斷它是否已出錯。 8421海明校驗碼8421海明校驗碼由8421碼加三位校驗碼組成.設(shè)8421碼為I1

3、I2 I3 I4,三位校驗碼為：P3 P2 P1，則8421碼為下列七位代碼：位序76543218421海明碼I4I3I2P3I1P2P1校驗碼的值由下式確定： 由此可得8421海明碼的最小碼距為3 ，故D=1,C=1,可檢測并糾正一位錯誤。輸出時在輸出端先求出校驗和： 然后判斷S3S2S1，如果代碼不出錯，則S3S2S1=000,否則由S3S2S1構(gòu)成的二進制數(shù)為1位指出出錯位。實驗實現(xiàn)：1. 利用Quartus II 工具，畫出實驗的TTl電路如下圖經(jīng)過編譯仿真之后，仿真波形圖如下圖:如圖看見，當(dāng)造錯數(shù)據(jù)只與原數(shù)據(jù)有一位錯（1000,0100,0010,0001）時，輸出的數(shù)據(jù)和輸入的數(shù)據(jù)

4、是一樣的，通過海明碼將錯誤的一位數(shù)據(jù)進行了修正。而當(dāng)沒有數(shù)位錯的時候，yes輸出的值變?yōu)?，表明在傳輸過程中，數(shù)據(jù)位并沒有出錯。2. 海明校驗碼的verilog實現(xiàn)Verilog代碼如下module haiming( num , mistake , out );input 3:0 num;input 3:0 mistake;output 3:0 out;wire 2:0 hmnum;wire 2:0 ckhmnum;wire 3:0 misnum;wire 3:0 erbit;assign hmnum0 = num3num1num0, hmnum1 = num3num2num0, hmnum2

5、 = num3num2num1;assign ckhmnum0 = misnum3misnum1misnum0hmnum0, ckhmnum1 = misnum3misnum2misnum0hmnum1, ckhmnum2 = misnum3misnum2misnum1hmnum2;assign misnum0 = num0mistake0, misnum1 = num1mistake1, misnum2 = num2mistake2, misnum3 = num3mistake3;assign erbit0 = (ckhmnum2)&ckhmnum1&ckhmnum0, er

6、bit1 = ckhmnum2&(ckhmnum1)&ckhmnum0, erbit2 = ckhmnum2&ckhmnum1&(ckhmnum0), erbit3 = ckhmnum2&ckhmnum1&ckhmnum0; assign out = erbit misnum;endmodule這段代碼，我用的assign語句，對wire類型進行賦值，因為在TTL電路之中并沒有用到寄存器，而且這是一個典型的組合邏輯電路，所以并沒有只用reg寄存器類型的變量。其中的每一個賦值都和上述的TTL電路相對應(yīng)。其中num為輸入的數(shù)據(jù)，mistake為造錯的

7、輸入，hmnum為由輸入數(shù)據(jù)所得到的的海明碼，misnum為造錯之后線路上的值，ckhmnum為根據(jù)海明碼和數(shù)據(jù)生成的用于糾錯的海明碼，而erbit為根據(jù)ckhmnum所得到的哪一位錯誤的信息，最后根據(jù)這信息將錯誤的位進行改正。下面是根據(jù)verilog編譯仿真后的波形圖如圖，當(dāng)造錯數(shù)據(jù)只與原數(shù)據(jù)有一位錯（1000,0100,0010,0001）時，輸出的數(shù)據(jù)和輸入的數(shù)據(jù)是一樣的，通過海明碼將錯誤的一位數(shù)據(jù)進行了修正。沒有錯誤的時候（0000），輸出數(shù)據(jù)和輸入數(shù)據(jù)也是一樣的。實驗小結(jié)：這個實驗讓我熟悉了本實驗所用的軟件的使用方法，如何利用quartus軟件，畫電路圖，并且編譯仿真，以及利用ver

8、ilog HDL編寫簡單的組合邏輯電路，以及利用quartus軟件對編寫的verilog程序進行編譯，仿真，以及基本的數(shù)字電路設(shè)計調(diào)試方法，本實驗讓我受益匪淺。實驗二 十六進制譯碼計數(shù)器的設(shè)計實驗?zāi)康模?1.掌握設(shè)計組合邏輯電路的方法 2.不同器件，不同設(shè)計方法的比較 3掌握數(shù)碼顯示與譯碼器電位間的關(guān)系，掌握小規(guī)?？删幊绦酒膽?yīng)用，掌握GAL方程的設(shè)計實驗要求： 用GAL 方程設(shè)計方法進行實驗，并用MAX+PLUAS進行原理圖形設(shè)計并仿真驗證實驗器件： 計算機及相關(guān)軟件，實驗教學(xué)板，GAL16V8芯片，插線等實驗原理： G f VCC a babcdefgabcdefg1 2 3 4 5 a

9、A f gb eeec h.6 7 8 9 10 d 10 h h h e d VCC c h 七段發(fā)光二極管管腳說明 共陰型 共陽型由七段管的管腳圖可以列出真值表輸入信號七段數(shù)碼管管腳信號ABCD數(shù)碼abcdefg0000011111100001101100000010211011010011311110010100401100110101510110110110610111110111711100001000811111111001911110111010A11101111011B00111111100C00011011101D01111011110E10011111111F1000111

10、由上述真值表可以得到表達式a = (A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D)b = (A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D)c = (A&B&C&D|A&B&C&D|A&B&

11、C&D|A&B&C&D)d = (A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D)e = (A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D)f = (A&B&C&D|A&B&C&

12、;D|A&B&C&D|A&B&C&D|A&B&C&D|A&B&C&D)g = (A&B&C&D|A&B&C&D|A&B&C&D)由此表達式即可得到對應(yīng)的數(shù)碼顯示實現(xiàn)方法：（1）GAL芯片PLD16V8BASIC DECODECYB 2013.10.20SHIYAN USTC V1.0A B C D NC NC NC NC NC GNDNC NC g0 f0 e0 d0 c0 b0 a0 VCC/a0 = /A*/B*/C*D+/

13、A*B*/C*/D+A*/B*C*D+A*B*/C*/D+A*B*/C*D/b0 = /A*B*/C*D+/A*B*C*/D+A*/B*C*D+A*B*/C*/D+A*B*C*/D+A*B*C*D/c0 = /A*/B*C*/D+A*B*/C*/D+A*B*C*/D+A*B*C*D/d0 = /A*/B*/C*D+/A*B*/C*/D+/A*B*C*D+A*/B*C*/D+A*B*C*D/e0 = /A*/B*/C*D+/A*/B*C*D+/A*B*/C*/D+/A*B*/C*D+/A*B*C*D+A*/B*/C*D/f0 = /A*/B*/C*D+/A*/B*C*/D+/A*/B*C*D+/

14、A*B*C*D+A*B*/C*/D+A*B*/C*D/g0 = /A*/B*/C*/D+/A*/B*/C*D+/A*B*C*DDESCRIPTIONPs：具體的效果在實驗的那一天已經(jīng)由助教檢查通過。(2) 利用verilog進行描述module yima(clk , out , count);input clk;output reg 6:0 out;output reg 3:0 count;always (posedge clk)begin count <= count + 1;endalways(count) case(count) 4'd0: out <= 7'

15、b1000000; 4'd1: out <= 7'b1111001; 4'd2: out <= 7'b0100100; 4'd3: out <= 7'b0110000; 4'd4: out <= 7'b0011001; 4'd5: out <= 7'b0010010; 4'd6: out <= 7'b0000010; 4'd7: out <= 7'b1111000; 4'd8: out <= 7'b0000000; 4&

16、#39;d9: out <= 7'b0010000; 4'd10:out <= 7'b0001000; 4'd11:out <= 7'b0000011; 4'd12:out <= 7'b1000110; 4'd13:out <= 7'b0100001; 4'd14:out <= 7'b0000110; 4'd15:out <= 7'b0001110; default: out <= 8'b110000000; endcase endmo

17、dule這個verilog描述其實是將計數(shù)和譯碼部分寫到了一起，第一個always塊的作用就是計數(shù)，每當(dāng)一個時鐘上升沿來臨的時候，就將count加1,，而第二個always塊的作用則是譯碼操作，即是一個顯示譯碼器，將count的4為二進制碼譯成控制數(shù)碼管的7位二進制碼。注意數(shù)碼管是低電平有效的。Ps：實驗室所用的板子自帶顯示譯碼的功能，所以譯碼的always快可以去掉，具體的開發(fā)板實現(xiàn)已經(jīng)給老師驗收。下面是編譯仿真之后的波形圖分析仿真結(jié)果，計數(shù)器隨著時鐘而不斷加1，out為控制7段數(shù)碼管的7位二進制數(shù)。實驗小結(jié)：本次試驗利用GAL芯片進行編程，讓我接觸了一下小規(guī)模的邏輯電路的設(shè)計實現(xiàn)方法，而且

18、這也是我們第一次接觸到現(xiàn)實中的芯片去完成一個計數(shù)顯示的功能，十分有意思。而且這個實驗在讓我們熟悉了利用卡諾圖進行化簡以及時序邏輯電路的基本設(shè)計方法。實驗三 脈沖分頻邏輯電路的設(shè)計實驗?zāi)康模赫莆胀綍r序電路和分頻，延遲整形的原理和設(shè)計方法， 進一步提高實踐能力。 實現(xiàn)下圖的分頻整形設(shè)計實驗原理：可參考下圖原理圖 L17 L15 L16 CP1 CP2 CP3 CP4 CP5 CP6整形電路延遲整形電路 L9 L10 L11 L12 L13 L14按鍵延遲線單脈沖電 路脈沖 組合 電路 CP L1 L2 L3 L4 L5 L6 L7 L8三周期T1T34分頻或2個2分頻5分頻 CLK 10MHZ

19、時序脈沖分頻，分配，延遲與整形框圖 （Ln = 燈n）首先要實現(xiàn)一個5分頻。即一個五周期的循環(huán)?？梢酝ㄟ^3個D觸發(fā)器來實現(xiàn)該功能。五周期真值表如下：Q1Q2Q3000100010110001輸出Q3。則利用時序邏輯電路的設(shè)計方法，通過卡諾圖化簡得到方程：Q1n = Q1n-1 & Q3n-1Q2n = Q1n-1 Q2n-1Q3n = Q1n-1 & Q2n-1四分頻或二分頻可直接通過計數(shù)器得到。實現(xiàn)一個移位型三周期計數(shù)器，利用D觸發(fā)器設(shè)計。真值表如下起始Q1Q2Q3 = 000Q1Q2Q3100010001分別輸出三個結(jié)果。同樣的，利用時序邏輯電路的設(shè)計方法，化簡得到方程：Q

20、1n = Q1n-1 & Q2n-1Q2n = Q1nQ3n = Q2n而最后CP1CP6課通過上面得到的不同周期的分頻，通過一個組合邏輯得到，觀察圖像，得到方程： cp1 = q4b & q5 & q6,cp2 = q4b & q5 & q6,cp3 = q4b & q5 & q7,cp4 = q4b & q5 & q7,cp5 = q4b & q5 & q8,cp6 = q4b & q5 & q8;實驗實現(xiàn)：1. 利用Quartus II 工具，畫出實驗的TTl電路如下圖經(jīng)過編譯仿真之后

21、，仿真波形圖如下圖:如上圖所見，仿真之后的波形圖和我們的目的的波形圖除了排版之外，并沒有不同。本實驗的TTL電路是一個異步邏輯電路，并不是所有的時鐘都接在同一個時鐘的上面，其實這樣的做法是有一定的壞處的，在同步性方面會有一定的欠缺，但是當(dāng)時做實驗的時候?qū)@方面的了解并不多，所以采用的異步的方式來實現(xiàn)的電路2. 利用verilog進行描述module fenpin(clk , q3 , q4 , q4b , q5 , q6 , q7 , q8 ,cp);input clk;output reg q3,q4,q4b,q5,q6,q7,q8;output wire 6:1 cp;integer i,

22、j;always (posedge clk)begin if(i = 3) q3 <= 1; if(i = 4) begin q3 <= 0; i = 0; end i = i+1;endalways (posedge q3)begin q4 <= q4; q4b <= q4;endalways (posedge q4)begin q5 <= q5;endalways (posedge q5)begin j = j+1; case(j) 1: begin q6 <= 1;q7 <= 0;q8 <= 0; end 2: begin q6 <=

23、 0;q7 <= 1;q8 <= 0; end 3: begin q6 <= 0;q7 <= 0;q8 <= 1;j=0; end default j = 0; endcaseendassigncp1 = q4b & q5 & q6,cp2 = q4b & q5 & q6,cp3 = q4b & q5 & q7,cp4 = q4b & q5 & q7,cp5 = q4b & q5 & q8,cp6 = q4b & q5 & q8;endmodule下面是根據(jù)verilo

24、g編譯仿真后的波形圖分析仿真波形圖可見，與我們所期望的波形圖相同。同上，使用verilog的時候，采用的是異步邏輯電路。實驗小結(jié)：本實驗是第一次對時序邏輯電路的設(shè)計實驗，進行的是一個簡單的分頻的實驗，這個實驗利用到了手動設(shè)計5分頻，和利用計數(shù)器實現(xiàn)分頻，以及移位計數(shù)的設(shè)計。通過本次試驗，我們對時序邏輯電路有了更加深刻的認識，而且在實驗的過程之中我們會遇到一些問題，比如有一些毛刺，通過不斷地調(diào)試消除毛刺的過程，我們對時序邏輯電路延遲的問題有了更深刻的認識，而且對如何對它進行調(diào)試也有了一個基礎(chǔ)的概念。通過編寫這個實驗的verilog，我們知道了如何利用verilog實現(xiàn)時序邏輯電路。實驗四 八位數(shù)

25、據(jù)串入并出邏輯設(shè)計實驗?zāi)康模?從一個八位起始碼開始，串行讀入數(shù)據(jù)，每讀入八位一次性并行輸出，讀到八位終止碼結(jié)束。進一步掌握同步時序電路及其在計算機中的應(yīng)用，提高靈活應(yīng)用，以及分析、設(shè)計、調(diào)試能力。實驗原理： 這次實驗中的描述語言的起始碼為01100110，終止碼為10011001。 原理圖的起始碼為10011001，終止碼為01100110. 原理圖設(shè)計時，輸入接入74164移位寄存器，每個時鐘節(jié)拍將讀入一位數(shù)據(jù)并將之前讀到的數(shù)據(jù)進行移位，那么74164輸出即為當(dāng)前并行的八位數(shù)據(jù)，將該八位數(shù)判斷，當(dāng)滿足觸發(fā)起始條件時，將觸發(fā)jk觸發(fā)器，啟動計數(shù)器74161，產(chǎn)生一個八倍與時鐘的周期，連接至74

26、273片，每次計數(shù)器時鐘一個節(jié)拍輸出一次，相當(dāng)于每八位串行數(shù)據(jù)輸出一次。當(dāng)讀入終止碼時，觸發(fā)jk觸發(fā)器，關(guān)閉計數(shù)器，即不在觸發(fā)74273輸出。描述語言設(shè)計時則相對簡單，我們采用一個八位寄存器來保存輸入數(shù)據(jù)，當(dāng)讀到起始碼時進行判斷，并將判斷寄存器置1，計數(shù)寄存器置0并開始計數(shù)，每計數(shù)八次將寄存器中的存值輸出。讀到終止碼時，將判斷寄存器置0，不再輸出。實驗實現(xiàn)：1.利用Quartus II 工具，畫出實驗的TTl電路如下圖經(jīng)過編譯仿真之后，仿真波形圖如下圖:分析波形圖可知，當(dāng)輸入依次為10011001時，開始計數(shù)，然后再8個周期之后，即下一個八位數(shù)據(jù)進入之時，將此時輸入的8位數(shù)據(jù)并行輸出。由圖像可

27、知，將后面的兩個8位數(shù)據(jù)依次輸出，沒有出現(xiàn)錯誤，當(dāng)依次輸入01100110的時候，停止并行輸出，并且輸出為零。2. verilog實現(xiàn)module crbc(numin,numout,clk);input numin,clk;output reg 7:0 numout;reg 7:0 num;reg 3:0 j;reg state;always (posedge clk)begin num = (num << 1) + numin; if(num = 8'b01100110) begin state = 1; j = 0 ; end if(num = 8'b1001

28、1001) begin state = 0; numout = 0; j = 0 ; end if(j = 8 && state =1) begin numout <= num; j = 0; end j = j+1;endendmodule代碼就是比較簡單的verilog代碼，每一次輸入一個數(shù)據(jù)，就將8位的寄存器左移一位，然后加上新輸入的一位，檢測是否符合開啟并行輸出的條件，然后計數(shù)8個周期，輸出輸入的串行數(shù)據(jù)。編譯仿真之后的波形圖同上面TTL電路圖的波形圖，當(dāng)輸入為01100110的時候，開啟并行輸出，開始計數(shù)，8個周期之后輸出串行數(shù)據(jù)，連續(xù)并行輸出兩個8位串行數(shù)據(jù)并

29、沒有出現(xiàn)錯誤。實驗小結(jié)： 本實驗是設(shè)計8位串入并出，實驗并不困難，但是加深了我們對時序邏輯電路的理解，以及數(shù)據(jù)在計算機中傳播的認識。 實驗五 十六位運算器的邏輯設(shè)計實驗?zāi)康模?·掌握算術(shù)了邏輯部件74181和提前進位發(fā)生器74182等集成塊的結(jié)構(gòu)原理和應(yīng)用。2·熟悉運算器基本組成的控制方法，以及不同的結(jié)構(gòu)進位速度情況。實驗內(nèi)容：1.用74181，74182等集成塊和數(shù)字邏輯實驗儀組成16位可控運算器。2. 控制不同運算方式，并列表記錄運算結(jié)果3. 設(shè)計一個選擇，分別利用超前進位和不利用超前進位進行加法運算，并比較所用時間的差。實驗原理：ALU功能表,74181串行計算：直接

30、使用74181，將進位串聯(lián)起來就可以并行計算：加上74182超前進位。超前進位推導(dǎo)4位之間采用先行進位公式，每一位的進位公式可遞推如下：第0位向第1位的進位公式為 Cn1Y0X0Cn 其中Cn是向第0位(末位)的進位。第1位向第2位的進位公式為 Cn2Y1X1Cn1Y1Y0X1X0X1Cn 第2位向第3位的進位公式為 Cn3Y2X2Cn2Y2Y1X1Y0X1X2X0X1X2Cn 第3位的進位輸出(即整個4位運算進位輸出)公式為 Cn4Y3X3Cn3Y3Y2X3Y1X2X3Y0X1X2X3X0X1X2X3Cn 利用四片74181構(gòu)成16位的ALU，然后利用74182實現(xiàn)超前進位，并且利用數(shù)據(jù)選擇

31、器74157進行超前進位與非超前進位間的選擇。實驗實現(xiàn)：1. 利用Quartus II 工具，畫出實驗的TTl電路如下圖經(jīng)過編譯仿真之后，仿真波形圖如下圖:如圖，輸入a和b分別為16進制的1234和2222是，sel從0開始計數(shù)，則輸出如下，與實驗時老師給我們的標準相同。2. 利用verilog進行描述Verilog只描述了16位的超前進位加法器的實現(xiàn)，以及串行加法器的實現(xiàn)，以運算速度的比較。module yunsuan(input15:0A,input15:0B,output15:0OUT,output reg 15:0 out2);wireCX;wireCY;wireCZ;wire3:0P

32、;wire3:0G;reg ci;integer i;Tadder4 adder4_0(.a(A3:0), .b(B3:0), .ci(0), .f(OUT3:0), .p(P0), .g(G0);Tadder4adder4_1(.a(A7:4), .b(B7:4), .ci(CX), .f(OUT7:4), .p(P1), .g(G1);Tadder4adder4_2(.a(A11:8), .b(B11:8), .ci(CY), .f(OUT11:8), .p(P2), .g(G2);Tadder4adder4_3(.a(A15:12), .b(B15:12), .ci(CZ), .f(OU

33、T15:12), .p(P3), .g(G3);Tadvance adva(.p(P), .g(G), .ci(0), .cx(CX), .cy(CY), .cz(CZ);always (A or B)begin for(i=0 ; i <= 15 ; i = i+1) begin out2i = Ai + Bi + ci; ci = Ai&Bi | Bi&ci | Ai&ci; endendendmodulemodule Tadder4(input3:0a,input3:0b,inputci,output3:0f,outputp,outputg);assignf

34、 = a + b + ci;assigng3 = a3 & b3;assigng2 = a2 & b2;assigng1 = a1 & b1;assigng0 = a0 & b0;assignp3 = a3 | b3;assignp2 = a2 | b2;assignp1 = a1 | b1;assignp0 = a0 | b0;assigng = g3 | (p3 & g2) | (p3 & p2 & g1) | (p3 & p2 & p1 & g0);assignp = p3 & p2 & p1

35、 & p0;endmodulemodule Tadvance(input3:0p,input3:0g,inputci,outputcx,outputcy,outputcz);assigncx = g0 | (p0 & ci);assigncy = g1 | (p1 & g0) | (p1 & p0 & ci);assigncz = g2 | (p2 & g1) | (p2 & p1 & g0) | (p2 & p1 & p0 & ci);endmoduleVerilog用了例化的方法，將4個4位的加法器，實

36、現(xiàn)了超前進位，Tadder4是產(chǎn)生g，p的作用，而Tadvance是產(chǎn)生超前進位的作用。最后在主模塊中調(diào)用他們以實現(xiàn)超前進位加法器。而串行進位的加法器，則是利用for循環(huán)語句，將每一位的進位傳給下一位，然后循環(huán)到最高位。下面為編譯仿真之后的波形圖由波形仿真圖可見，超前進位比串行進位約有5ns左右的速度的提前?？梢姵斑M位在運算中相比串行進位可以提高運算的速度。實驗小結(jié)本次試驗為一個16位的運算器的搭建，將4片4位的ALU搭建成一個16位的AUL，并且利用74182實現(xiàn)超前進位，利用74157實現(xiàn)超前進位和非超前進位的選擇。在verilog之中利用硬件描述語言實現(xiàn)了16位超前進位的加法器，讓我對

37、超前進位的邏輯實現(xiàn)有了更加深刻的理解。并且對超前進位對時間的提升有了更加深刻的認識。實驗六 4Kx8bit存儲器的設(shè)計實驗?zāi)康模菏煜OS集成存儲電路的性能和使用；掌握擴大存儲容量和存儲器字長的方法；了解設(shè)計功能較完善的存儲器，即有獨立的控制、時序、自檢、校驗功能的存儲器的基本要求實驗內(nèi)容：利用Quartus II 1kx4bit的存儲器件搭建1kx8bit的存儲器件，以實現(xiàn)與2114功能相仿的存儲器，再通過例化所搭建的原件，實現(xiàn)4kx8bit的存儲器，并進行驗證。利用verilog對此電路圖進行描述，利用波形圖驗證正確性。實驗實現(xiàn)：1. 利用Quartus II 工具，畫出實驗的TTl電路如

38、下圖此圖是通過利用1kx4bit的存儲器搭建的1kx8bit的例化的存儲器件，與2114功能相仿。下圖為利用例化過后的1kx8bit元件進行位擴展，擴展成4kx8bit的存儲器，TTl電路如下圖經(jīng)過編譯仿真之后，仿真波形圖如下圖:如圖，在寫使能有效時將數(shù)據(jù)寫入對應(yīng)地址之中，在讀使能有效的時候?qū)?shù)據(jù)讀出來。2.利用verilog進行描述module ram( input 7:0 data, input 11:0 address, input wen, input ren, input en, input clk, output reg 7:0 outdata );wire7:0out1;wire

39、7:0out2;wire7:0out3;wire7:0out4;ram8m ram1(.address(address9:0), .data(data), .wen(wen), .ren(ren), .clk(clk), .en(address11:10=2'b00), .outdata(out1);ram8m ram2(.address(address9:0), .data(data), .wen(wen), .ren(ren), .clk(clk), .en(address11:10=2'b01), .outdata(out2);ram8m ram3(.address(address9:0), .data(data), .wen(wen), .ren(ren), .clk(clk), .en(address11:10=2'b10), .outdata(out3);ram8m ram4(.address(address9:0), .data(da