第八 清華PPT課件

1、1. 數(shù)字集成電路從功能上有分為通用型、專用型兩大類2. PLD的特點(diǎn)：是一種按通用器件來(lái)生產(chǎn)，但邏輯功能是由用戶通過(guò)對(duì)器件編程來(lái)設(shè)定的集成電路。數(shù)字系統(tǒng)8.1 可編程邏輯器件的基本特點(diǎn)第1頁(yè)/共25頁(yè)二、PLD的發(fā)展和分類PROM是最早的PLD1.PLA 可編程邏輯陣列2.PAL 可編程陣列邏輯3.GAL 通用陣列邏輯4.CPLD 復(fù)雜可編程邏輯器件5.FPGA 現(xiàn)場(chǎng)可編程門陣列第2頁(yè)/共25頁(yè)8.2 可編程邏輯陣列（PLA）電路結(jié)構(gòu)：一個(gè)可編程的與邏輯陣列、一個(gè)可編程的或邏輯陣列、輸入緩沖電路和輸出緩沖電路。第3頁(yè)/共25頁(yè)P(yáng)LD門電路的常用畫(huà)法第4頁(yè)/共25頁(yè)組合邏輯型的PLA 一個(gè)具有

2、3個(gè)輸入端、可以產(chǎn)生4個(gè)乘積項(xiàng)和3個(gè)輸出函數(shù)的PLA結(jié)構(gòu)圖。 輸出緩沖電路由一組三態(tài)輸出的緩沖器組成。BCABYBCBAYBABAYNE2100時(shí)，沒(méi)有存儲(chǔ)單元，用于設(shè)計(jì)組合邏輯電路第5頁(yè)/共25頁(yè)時(shí)序邏輯型PLA電路 緩沖電路中增加了若干觸發(fā)器 將這些觸發(fā)器的狀態(tài)反饋到可編程的與邏輯陣列上第6頁(yè)/共25頁(yè)8.3 可編程陣列邏輯（PAL）的基本結(jié)構(gòu)形式由可編程的與陣列、固定的或陣列和輸入、輸出緩沖電路組成。)()()(210CDBCABYDCDCBABAYDCBAY專用輸出結(jié)構(gòu)第7頁(yè)/共25頁(yè)1. 可編程輸入輸出結(jié)構(gòu) 可編程輸入輸出結(jié)構(gòu)的輸出電路具有可編程控制的三態(tài)輸出緩沖器G1。的各種輸出電

3、路結(jié)構(gòu)用途：組合邏輯電路，用途：組合邏輯電路，有三態(tài)控制可實(shí)現(xiàn)總線連接有三態(tài)控制可實(shí)現(xiàn)總線連接可將輸出作輸入用可將輸出作輸入用第8頁(yè)/共25頁(yè)2. 異或輸出結(jié)構(gòu) 在與或陣列的輸出和三態(tài)輸出緩沖器之間增加一級(jí)異或門。便于對(duì)便于對(duì)“與或與或”輸出求反輸出求反第9頁(yè)/共25頁(yè)用途：產(chǎn)生時(shí)序邏輯電路用途：產(chǎn)生時(shí)序邏輯電路第10頁(yè)/共25頁(yè)P(yáng)AL16R4輸出緩沖電路中含有4個(gè)觸發(fā)器，且觸發(fā)器的狀態(tài)全都反饋到與陣列上?？梢栽O(shè)計(jì)組合和時(shí)序邏輯電路第11頁(yè)/共25頁(yè)4. 可配置輸出結(jié)構(gòu) 輸出電路由一組可編程的輸出邏輯宏單元（output logic macrocell，OLMC）組成。通過(guò)對(duì)OLMC的編程，可

4、以將輸出電路的結(jié)構(gòu)設(shè)置成不同的形式。PAL22V10D 的OLMC電路結(jié)構(gòu)圖第12頁(yè)/共25頁(yè)OLMC可設(shè)置成的4種輸出結(jié)構(gòu)第13頁(yè)/共25頁(yè)8.4 通用邏輯陣列（ GAL）通用性更強(qiáng)的可編程邏輯器件電路結(jié)構(gòu)形式可編程“與”陣列 + 固定“或”陣列 + 可編程輸出電路OLMC第14頁(yè)/共25頁(yè)GAL16V8的OLMC數(shù)據(jù)選擇器第15頁(yè)/共25頁(yè)8.5 復(fù)雜可編程邏輯器件（CPLD）由若干可編程的通用邏輯模塊（generic logic block，GLB）、可編程的輸入輸出模塊（input/output block，IOB）和可編程的內(nèi)部連線組成。第16頁(yè)/共25頁(yè)GLB中的宏單元 每個(gè)GLB

5、中包含820個(gè)宏單元，規(guī)模較大的CPLD中可包含1000多個(gè)。第17頁(yè)/共25頁(yè)8.6 現(xiàn)場(chǎng)可編程門陣列（FPGA）包含若干個(gè)可編程邏輯模塊（CLB）、可編程輸入輸出模塊IOB和一整套的可編程內(nèi)部資源。第18頁(yè)/共25頁(yè)以Xilinx公司的XC2064為例1. CLB包含一個(gè)組合邏輯電路、一個(gè)包含一個(gè)組合邏輯電路、一個(gè)D觸發(fā)器和觸發(fā)器和6 6個(gè)數(shù)據(jù)選擇器。個(gè)數(shù)據(jù)選擇器?？蓸?gòu)成時(shí)序電路?？蓸?gòu)成時(shí)序電路。第19頁(yè)/共25頁(yè)2. IOB由三態(tài)輸出緩沖器、輸入緩沖器、由三態(tài)輸出緩沖器、輸入緩沖器、D觸發(fā)器和兩個(gè)數(shù)據(jù)選觸發(fā)器和兩個(gè)數(shù)據(jù)選擇器組成。擇器組成?？梢栽O(shè)置為輸入可以設(shè)置為輸入/ /輸出；輸入時(shí)可

6、設(shè)置為同步、異步。輸出；輸入時(shí)可設(shè)置為同步、異步。第20頁(yè)/共25頁(yè)3. 內(nèi)部互連資源包含許多水平方向和垂直方向的連線和可編程的開(kāi)關(guān)矩陣包含許多水平方向和垂直方向的連線和可編程的開(kāi)關(guān)矩陣SM，以及許多可編程的連接點(diǎn)以及許多可編程的連接點(diǎn)第21頁(yè)/共25頁(yè)8.7 PLD的編程及硬件描述語(yǔ)言對(duì)PLD進(jìn)行編程就是要設(shè)置其中每個(gè)可編程元件的開(kāi)關(guān)狀態(tài)。早期的PLD均需 離線進(jìn)行編程操作，使用開(kāi)發(fā)系統(tǒng)；目前在CPLD中多采用“在系統(tǒng)可編程（ISP）”技術(shù)。 一、開(kāi)發(fā)系統(tǒng)1.硬件：計(jì)算機(jī)+編程器2.軟件：開(kāi)發(fā)環(huán)境（軟件平臺(tái)） VHDL, Verilog真值表，方程式，電路邏輯圖（Schematic） 狀態(tài)轉(zhuǎn)換圖（ FSM）第22頁(yè)/共25頁(yè)二、步驟抽象（系統(tǒng)設(shè)計(jì)采用Top-Down的設(shè)計(jì)方法）選定PLD選定開(kāi)發(fā)系統(tǒng)編寫源程序（或輸入文件）調(diào)試，運(yùn)行仿真，產(chǎn)生下載文件下載測(cè)試第23頁(yè)/共25頁(yè)硬件描述語(yǔ)言（hardware description language，HDL）一種專門用于描述電路邏輯