ESD保護簡介學(xué)習(xí)課程

1、Concept ESD: Electro-Static discharge 靜電放電 如果MOS晶體管的柵氧化層上有很大的電壓，會造成氧化層擊穿，使器件永久破壞。 隨著器件尺寸減小，柵氧化層不斷減薄，氧化層能承受的電壓也不斷下降tox5nm時，VGm=5V 由于MOS晶體管的柵電容很小，積累在柵極上的雜散電荷就能形成很大的等效柵壓，引起器件和電路失效，這就是ESD問題（Electrostatic Discharge） ESD給電子器件環(huán)境會帶來破壞性的后果。它是造成集成電路失效的主要原因之一。第1頁/共18頁第一頁，編輯于星期五：十八點 二十三分。ESD ModelESD模型常見的有三種 人體

2、模型（HBM ，Human Body Model)、 充電器件模型(CDM，Charge Device Model) 機器模型(MM，Machine Mode) 其中以人體模型最為通行。一般的商用芯片，要求能夠通過2kV靜電電壓的HBM檢測。對于HBM放電，其電流可在幾百納秒內(nèi)達(dá)到幾安培，足以損壞芯片內(nèi)部的電路。 第2頁/共18頁第二頁，編輯于星期五：十八點 二十三分。人體模型人體模型 人體模型(HBM)的等效電路。人體的等效電阻為1.5k。 第3頁/共18頁第三頁，編輯于星期五：十八點 二十三分。測試模式測試模式 進(jìn)入芯片的靜電可以通過任意一個引腳放電，測試時，任意兩個引腳之間都應(yīng)該進(jìn)行放電

3、測試，每次放電檢測都有正負(fù)兩種極性，所以對I/O引腳會進(jìn)行以下六種測試： PS模式：VSS接地，引腳施加正的ESD電壓，對VSS放電，其余引腳懸空； NS模式：VSS接地，引腳施加負(fù)的ESD電壓，對VSS放電，其余引腳懸空； PD模式：VDD接地，引腳施加正的ESD電壓，對VDD放電，其余引腳懸空 ND模式：VDD接地，引腳施加負(fù)的ESD電壓，對VDD放電，其余引腳懸空 引腳對引腳正向模式：引腳施加正的ESD電壓，其余所有IO引腳一起接地，VDD和VSS引腳懸空； 引腳對引腳反向模式：引腳施加負(fù)的ESD電壓，其余所有IO引腳一起接地，VDD和VSS引腳懸空。 VDD引腳只需進(jìn)行(1)(2)項測

4、試 第4頁/共18頁第四頁，編輯于星期五：十八點 二十三分。ESD保護電路保護電路 ESD保護電路的設(shè)計目的就是要避免工作電路成為ESD的放電通路而遭到損害，保證在任意兩芯片引腳之間發(fā)生的ESD，都有適合的低阻旁路將ESD電流引入電源線。這個低阻旁路不但要能吸收ESD電流，還要能鉗位工作電路的電壓，防止工作電路由于電壓過載而受損。這條電路通路還需要有很好的工作穩(wěn)定性，能在ESD發(fā)生時快速響應(yīng)，而且還不能對芯片正常工作電路有影響。 ESD通過PAD導(dǎo)入芯片內(nèi)部，因此I/O里所有與PAD直接相連的器件（具體到I/O，就是與PAD相連的輸出驅(qū)動和輸入接收器）都需要建立與之平行的ESD低阻旁路，將ES

5、D電流引入電壓線，再由電壓線分布到芯片各個管腳，降低ESD的影響。根據(jù)對ESD低阻放電通路的要求，上面六個模式的通路必須保證在ESD發(fā)生時，形成與保護電路并行的低阻通路，旁路ESD電流，且能立即有效地鉗位保護電路上的電壓。而在這兩部分正常工作時，不影響電路的正常工作。 第5頁/共18頁第五頁，編輯于星期五：十八點 二十三分。輸入端輸入端ESD保護電路保護電路 雙二極管保護電路 PS：D2擊穿 NS：D2導(dǎo)通PD：D1導(dǎo)通 ND：D1擊穿柵極電位鉗制在DD0.7VV+0.7VGV第6頁/共18頁第六頁，編輯于星期五：十八點 二十三分。輸入端輸入端ESD保護電路保護電路 對深亞微米CMOS集成電路

6、，柵氧化層的擊穿電壓很小，常規(guī)二極管的擊穿電壓較大，不能起到很好的保護作用。因此可以增加離子注入提高二極管襯底濃度，來降低二極管的擊穿電壓。 用場區(qū)MOS管作輸入保護，輸入端有較大的正脈沖電壓時場區(qū)MOS管導(dǎo)通，使ESD電流旁路 用柵接地的NMOS管和柵接VDD的PMOS管共同構(gòu)成輸入保護電路。源漏區(qū)pn結(jié)起到二極管的保護作用第7頁/共18頁第七頁，編輯于星期五：十八點 二十三分。輸入端輸入端ESD保護電路保護電路 特征尺寸的縮小對ESD保護電路的挑戰(zhàn) I/O管腳數(shù)目增加，需減小保護電路的面 需降低保護電路的鉗位電壓，加快電荷泄放速度。 采用垂直雙極晶體管（Vertical Bipolar,

7、V-BIP）做保護電路。 輸入電壓過高時，D被擊穿，電阻R使V-BIP發(fā)射結(jié)正偏，雙極晶體管導(dǎo) 通，為ESD提供很大的放電 電流。第8頁/共18頁第八頁，編輯于星期五：十八點 二十三分。電源的電源的ESD保護電路保護電路 ESD應(yīng)力電壓加在電源和地的管腳之間 對縮小到深亞微米尺寸的電路，這種ESD應(yīng)力更容易對電路造成損害，應(yīng)在電源和地之間增加ESD保護電路。 用柵接地的NMOS管做電源的ESD保護 能為靜電釋放提供足夠大的電流，器件的面積較大 鉗位電壓較高，可能在自己被擊穿之前內(nèi)部器件已損壞第9頁/共18頁第九頁，編輯于星期五：十八點 二十三分。電源的電源的ESD保護電路保護電路 具有ESD變

8、化探測功能的保護電路 正常工作時，ESD保護電路與內(nèi)部電路相隔離 受到ESD沖擊時，VX緩慢上升，使MP導(dǎo)通，VG達(dá)到一個正電壓，從而使鉗位NMOS管導(dǎo)通 設(shè)計適當(dāng)?shù)腞C常數(shù)，使鉗位NMOS管的導(dǎo)通時間滿足要求第10頁/共18頁第十頁，編輯于星期五：十八點 二十三分。輸出端輸出端ESD保護電路保護電路 芯片的脫片輸出級都是尺寸很大的MOS管構(gòu)成的反相器，其漏區(qū)和襯底形成的pn結(jié)就相當(dāng)于一個大面積的二極管, 可以起到ESD保護作用。 一般輸出級不用增加ESD保護器件。 對芯片的輸出級MOS管尺寸不夠大或者對可靠性要求很高的情況，也要在輸出端增加保護二極管。第11頁/共18頁第十一頁，編輯于星期五

9、：十八點 二十三分。ESD保護電路原理保護電路原理 在正常工作情況下，NMOS橫向晶體管不會導(dǎo)通。當(dāng)ESD發(fā)生時，漏極和襯底的耗盡區(qū)將發(fā)生雪崩，并伴隨著電子空穴對的產(chǎn)生。一部分產(chǎn)生的空穴被源極吸收，其余的流過襯底。由于襯底電阻Rsub的存在，使襯底電壓提高。當(dāng)襯底和源之間的PN結(jié)正偏時，電子就從源發(fā)射進(jìn)入襯底。這些電子在源漏之間的電場的作用下，被加速，產(chǎn)生電子、空穴的碰撞電離，從而形成更多的電子空穴對，使流過n-p-n晶體管的電流不斷增加，最終使NMOS晶體管漏極和襯底發(fā)生二次擊穿，此時的擊穿不再可逆，則NMOS管損壞。 第12頁/共18頁第十二頁，編輯于星期五：十八點 二十三分。ESD保護的實現(xiàn)保護的實現(xiàn)第13頁/共18頁第十三頁，編輯于星期五：十八點 二十三分。第14頁/共18頁第十四頁，編輯于星期五：十八點 二十三分。一般一般IO PAD的的ESD保護電路保護電路 二極管ND是NMOS漏極與P型襯底形成的寄生二級管，二極管PD是PMOS漏極與N阱形成的寄生二級管，VDD與VSS之間的二極管Dp是N阱與P型襯底形成的寄生二級管。電阻Rs和Rin用于進(jìn)一步降低被保護器件上的ESD電壓 第15頁/共