基于FPGA的數(shù)字鐘控制器設(shè)計

1、四川理工學(xué)院畢業(yè)設(shè)計論文 基于FPGA的數(shù)字鐘控制器設(shè)計學(xué) 生：史凱學(xué) 號：10021050117專 業(yè)：電子信息科學(xué)與技術(shù)班 級： 2010.1指導(dǎo)教師：徐金龍 四川理工學(xué)院自動化與電子信息學(xué)院二O一四年六月四川理工學(xué)院畢業(yè)設(shè)計論文基于FPGA的數(shù)字鐘控制器設(shè)計摘要：本設(shè)計采用EDA技術(shù)，利用硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計電路，以Quartus II 軟件為設(shè)計平臺，進行基于FPGA的數(shù)字時鐘電路的方案設(shè)計、程序設(shè)計輸入、編譯和仿真。該時鐘由分頻模塊、鍵盤輸入模塊、控制模塊、計時模塊、譯碼顯示模塊、鬧鈴模塊以及報時模塊組成。在可編程邏輯器件FPGA上實現(xiàn)電路設(shè)計，該時鐘使用千分頻

2、產(chǎn)生1HZ的時鐘源，具有時、分、秒計數(shù)顯示功能，以24小時循環(huán)計時并且具有清零、調(diào)節(jié)小時、分鐘、整點報時和鬧鈴功能。本設(shè)計的電路簡單，但功能齊全， FPGA的設(shè)計改動非常方便，只用改變程序設(shè)計出相應(yīng)的內(nèi)部模塊就可以實現(xiàn)一些基本門電路的功能。根據(jù)需要可以增添日歷、溫度顯示等功能，所以本設(shè)計具有很強的升級前景。關(guān)鍵詞：數(shù)字時鐘；EDA；VHDL；FPGA；可編程邏輯器件Design of digital clock controller based on FPGASHI Kai(Sichuan University of Science and Engineering, Zigong, China

3、, 643000)Abstract: This design uses EDA technology, using hardware description language VHDL description of the means for the system logic design file to Quartus II design software platform for FPGA-based design digital clock circuits, program design entry, compilation and simulation operation, the

4、clock by the control module, the timing module, data decoding module, display and timekeeping module on FPGA programmable logic device testing system to achieve the functional design requirements, the design of a multi-functional digital clock, using thousands divider 1HZ clock source, with hours, m

5、inutes, seconds count display features a 24-hour cycle time and has cleared, adjust the hours, minutes, hourly chime and alarm function. The design of the circuit is simple, but fully functional, FPGA design changes is very convenient, just by changing the appropriate internal procedures designed to

6、 achieve functional modules can be some basic gates. According to need can add a calendar, temperature display and other functions, so the design has a strong outlook upgrade.Keywords: Digital clock; EDA; VHDL; FPGA; programmable logic device目錄摘要IAbstractII第1章 引言11.1 課題研究的意義11.2 方案的比較21.3 設(shè)計方案的概述31.

7、4 畢業(yè)設(shè)計任務(wù)3第2章 EDA技術(shù)簡介42.1 EDA技術(shù)的發(fā)展42.2 FPGA概述52.2.1 什么是可編程邏輯器件62.2.2 工作原理62.2.3 FPGA基本結(jié)構(gòu)62.2.4 FPGA系統(tǒng)設(shè)計流程82.3 QuartusII設(shè)計平臺102.3.1 軟件開發(fā)環(huán)境及基本流程102.3.2 具體設(shè)計流程12第3章 數(shù)字鐘的整體設(shè)計方案153.1 數(shù)字鐘的構(gòu)成153.2 數(shù)字鐘的工作原理16第4章 電路程序設(shè)計與仿真174.1 分頻模塊電路設(shè)計與仿真174.1.1 分頻模塊的程序設(shè)計174.1.2 分頻模塊的仿真184.2 鍵盤控制設(shè)計與仿真194.2.1 鍵盤接口電路原理194.2.2

8、按鍵消抖模塊的程序設(shè)計204.2.3 按鍵消抖模塊的仿真224.2.4 鍵掃描模塊的程序設(shè)計224.2.5 鍵掃描模塊的仿真254.2.6 碼轉(zhuǎn)換模塊的程序設(shè)計264.2.7 碼轉(zhuǎn)換模塊的仿真284.2.8 按鍵連接模塊的程序設(shè)計284.2.9 按鍵連接模塊的仿真304.3 計數(shù)模塊設(shè)計與仿真314.3.1 秒（分）計數(shù)模塊的程序設(shè)計314.3.2 秒（分）模塊的仿真324.3.3 小時計數(shù)模塊程序設(shè)計334.3.4 小時計數(shù)模塊的仿真354.4 鬧鐘模塊設(shè)計與仿真364.4.1 鬧鐘模塊的程序設(shè)計364.4.2 鬧鐘模塊的仿真374.5 整點報時模塊設(shè)計與仿真384.5.1 整點報時模塊的程

9、序設(shè)計384.5.2 整點報時模塊的仿真394.6 動態(tài)掃描顯示模塊設(shè)計與仿真394.6.1 動態(tài)掃描顯示模塊的程序設(shè)計394.6.2 動態(tài)掃描顯示模塊的仿真42第5章 總結(jié)435.1 實驗結(jié)論435.2 研究展望44致謝45參考文獻4649第1章 引言1.1 課題研究的意義人們很早以前便有了時間的概念，并發(fā)明了一系列技術(shù)裝置，三千多年前，我國祖先最早發(fā)明了用土和石片刻制成的“土圭”和“日規(guī)”兩種計時器，成為世界上最早發(fā)明計時器的國家之一，可見時鐘的重要性，現(xiàn)在更是一個注重時間的社會，所以研究數(shù)字時鐘能夠給人們帶來極大的便利，對時鐘的數(shù)字化研究有利于人們更準(zhǔn)確的了解時間，更有條不紊的完成工作，

10、智能化數(shù)字時鐘的研究對豐富人們的生活具有重要意義。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。時間的寶貴是個亙古不變的真理，然而工作的忙碌性和繁雜性很容易讓人忘記當(dāng)前的時間或是工作中不能及時方便地知曉時間。交通上，火車汽車要準(zhǔn)時到達，航班要準(zhǔn)時起飛；在日常生活中，學(xué)校要求上學(xué)準(zhǔn)時，公司召開的會議要求參加準(zhǔn)時，重要約會要求到達準(zhǔn)時；在工業(yè)生產(chǎn)中，許多工作環(huán)節(jié)都規(guī)定了精準(zhǔn)的時間、間隔以及次序。所以說，隨時準(zhǔn)確地知道時間并且利用時間是學(xué)習(xí)、工作、生活的必要要求。FPGA

11、是一種集成電路芯片，它將各種功能集成到一塊硅片上并且內(nèi)含完善的微型計算機系統(tǒng)。FPGA的優(yōu)點有集成度高、功能強、可靠性高、體積小、功耗低、使用方便、價格低廉等，所以本設(shè)計討論的電子時鐘系統(tǒng)就是利用FPGA制成。電子時鐘與機械時鐘相比具有很多優(yōu)越性。首先，其主要特點是直觀性，電子時鐘可以通過數(shù)字顯示反映出當(dāng)前的時間。其次在使用壽命方面，因為電子鐘不是機械驅(qū)動，所以使用壽命更長。然后在準(zhǔn)確度方面，由于應(yīng)用了電子集成電路和石英晶體振蕩器，數(shù)字時鐘的精準(zhǔn)度遠遠超過了老式石英鐘的石英機芯驅(qū)動。最后，電子時鐘還能大大擴展老式鐘表的功能，在準(zhǔn)確顯示時間得基礎(chǔ)上，還可借助FPGA實現(xiàn)諸如鬧鈴、定時、自動報警等

12、功能。電子時鐘的意義不僅僅在于反應(yīng)時間本身，這個時間系統(tǒng)還可以當(dāng)做一個單位模塊應(yīng)用于其他設(shè)備中，比如定時廣播、定時開關(guān)烤箱、定時關(guān)閉路燈，以及其他各種定時電氣的自動啟用等設(shè)備，都是內(nèi)嵌了電子時鐘而實現(xiàn)其時間功能的。因此，研究電字時鐘及其拓展電路的應(yīng)用，將會對以后研究其他自動化設(shè)備產(chǎn)生積極意義。隨著現(xiàn)場可編程門陣列（FPGA）的出現(xiàn)，電子系統(tǒng)向集成化，大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯，F(xiàn)PGA是特殊的ASIC芯片，ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器，F(xiàn)PGA與其他的ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及

13、可實時在線檢測等優(yōu)點，故利用FPGA這一新技術(shù)手段倆研究電子鐘具有重要意義。1-81.2 方案的比較時鐘的實現(xiàn)具體有三種方法。一是通過單純的數(shù)字電路來實現(xiàn)；二是使用單片機來控制實現(xiàn)；三是使用可編程邏輯器件（CPLD/FPGA）來實現(xiàn)。由于純數(shù)字電路實現(xiàn)不僅造價很高、設(shè)計麻煩，且后期的調(diào)試與驗證會有很多連線與布局的問題，此方法已經(jīng)很不實用了，所以放棄此方法；而第二種和第三種方法均是采用一個主控芯片來控制時鐘電路，再外接不同的模塊來實現(xiàn)完整的功能，需進一步說明兩種方法的不同。1單片機單片機是一種集成在電路芯片，是采用超大規(guī)模集成電路技術(shù)把具有數(shù)據(jù)處理能力的中央處理器CPU隨機存儲器RAM、只讀存儲

14、器ROM、多種I/O口和中斷系統(tǒng)、定時器/計時器等功能（可能還包括顯示驅(qū)動電路、脈寬調(diào)制電路、模擬多路轉(zhuǎn)換器、A/D轉(zhuǎn)換器等電路）集成到一塊硅片上構(gòu)成的一個小而完善的計算機系統(tǒng)。2可編程邏輯器件可編程邏輯器件PLD（Programmable Logic Device) ：PLD是做為一種通用集成電路生產(chǎn)的，他的邏輯功能按照用戶對器件編程來搞定。一般的PLD的集成度很高，足以滿足設(shè)計一般的數(shù)字系統(tǒng)的需要。這樣就可以由設(shè)計人員自行編程而把一個數(shù)字系統(tǒng)“集成”在一片PLD上，而不必去請芯片制造廠商設(shè)計和制作專用的集成電路芯片了。相比較而言，單片機一般用于操作控制，PLD一般用于組合邏輯，功能各不相同

15、，但PLD功能比普通的單片機更強、速度更快、價格也越來越便宜。并且PLD更加高端一些，靈活性更強，近來發(fā)展很快，之后的電子技術(shù)發(fā)展PLD的應(yīng)用將會非常廣泛。選擇PLD進行設(shè)計會對以后的專業(yè)發(fā)展有很大的幫助，所以選擇第三種方法即采用可編程邏輯器件進行設(shè)計。1.3 設(shè)計方案的概述本方案以FPGA芯片為核心，將外接時鐘信號送至FPGA作為時鐘基準(zhǔn)信號和動態(tài)掃描信號。在芯片內(nèi)部分別設(shè)計出數(shù)字鐘的各個模塊，如分頻模塊、計時模塊、鬧鐘模塊、整點報時模塊和動態(tài)掃描模塊等。將各位信號送出至數(shù)碼管顯示。本方案的電路比較簡單，只用外接一個穩(wěn)壓電源為主控芯片和數(shù)碼管供電，再接一個晶振和一個數(shù)碼管即可。本設(shè)計的電路簡

16、單，但功能齊全，可以設(shè)置鬧鐘、時間校對和整點報時，F(xiàn)PGA的設(shè)計改動非常方便，只用改變程序設(shè)計出相應(yīng)的內(nèi)部模塊就可以實現(xiàn)一些基本門電路的功能。根據(jù)需要可以增添日歷、溫度顯示等功能，所以本設(shè)計具有很強的升級前景。9-141.4 畢業(yè)設(shè)計任務(wù)本設(shè)計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期，顯示時、分、秒。具有校時、設(shè)鬧鐘及整點報時的功能，可以對時、分、秒進行單獨校對，使其校正到標(biāo)準(zhǔn)時間。第2章 EDA技術(shù)簡介20世紀90年代，國際上電子和計算機技術(shù)較為先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編

17、程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強

18、度。2.1 EDA技術(shù)的發(fā)展EDA是電子設(shè)計自動化（Electronic Design Automation）的縮寫，在20世紀60年代中期從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。20世紀90年代，國際上電子和計算機技術(shù)較先進的國家，一直在積極探索新的電子電路設(shè)計方法，并在設(shè)計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，從而

19、使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進了EDA技術(shù)的迅速發(fā)展。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言VHDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可操作性，減輕了設(shè)計者的勞動強度。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的

20、整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。EDA技術(shù)的概念EDA技術(shù)是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB

21、版圖的整個過程的計算機上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。設(shè)計方法:(1) 前端設(shè)計(系統(tǒng)建模RTL 級描述)后端設(shè)計(FPGAASIC)系統(tǒng)建模。(2) IP復(fù)用。(3) 前端設(shè)計。(4) 系統(tǒng)描述：建立系統(tǒng)的數(shù)學(xué)模型。(5) 功能描述：描述系統(tǒng)的行為或各子模塊之間的數(shù)據(jù)流圖。(6) 邏輯設(shè)計：將系統(tǒng)功能結(jié)構(gòu)化，通常以文本、原理圖、邏輯圖、布

22、爾表達式來表示設(shè)計結(jié)果。(7) 仿真：包括功能仿真和時序仿真，主要驗證系統(tǒng)功能的正確性及時序特性。2.2 FPGA概述FPGA(Field Programmable Gate Array)現(xiàn)場可編程邏輯門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC) 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計的主要硬件平臺，其主要特點就是完全由用戶通過軟件進行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。在修改和升級時，不需額外地改變PCB 電路板，只是在計算機上修改和

23、更新程序，使硬件設(shè)計工作成為軟件開發(fā)工作，縮短了系統(tǒng)設(shè)計的周期，提高了實現(xiàn)的靈活性并降低了成本。2.2.1 什么是可編程邏輯器件在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作、以及系統(tǒng)運行所需要的所有其它功能。邏輯器件又分為固定邏輯和可編程邏輯，固定邏輯是器件復(fù)雜性不同，從設(shè)計、原型到最終生產(chǎn)，當(dāng)應(yīng)用發(fā)生變化時就要從頭設(shè)計，可編程邏輯器件較固定的優(yōu)點就在于當(dāng)應(yīng)用

24、發(fā)生變化和器件工作不合適時不用從頭設(shè)計，直接從新編寫邏輯器件后就可以了，這樣就節(jié)省了前期的開發(fā)費用和周期。2.2.2 工作原理FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸入輸出模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。FPGA利用小型查找表（16×1RAM）來實現(xiàn)組合邏輯，每個查找

25、表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實現(xiàn)的功能，F(xiàn)PGA允許無限次的編程15-17。2.2.3 FPGA基本結(jié)構(gòu)FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB-Configurable Logic Bl

26、ock）、輸入/輸出模塊（IOB-I/O Block）和互連資源（IRInterconnect Resource）。可編程邏輯模塊CLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。1.CLB是FPGA的主要組成部分。圖2-1是CLB基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個邏輯函數(shù)發(fā)生器分別是G、

27、F和H，相應(yīng)的輸出是G 、F和H。G有4個輸入變量G1、G2、G3和G4；F也有4個輸入變量F1、F2、F3和F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G和F，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3輸入變量的各種組合函數(shù)。這3個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。可編程開關(guān)矩CLBCLBCLBCLBCLBCLBBCLBCLBCLBCLB矩CLBCLBCLB塊CLBCLBBCLBCLBCLBCLBCLBCLB輸入輸出模塊互連資源圖2-1 CLB基本結(jié)構(gòu)CLB中有許多

28、不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結(jié)構(gòu)。CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間

29、的連接。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。當(dāng)IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。IO

30、B輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通Vcc、地線或者不接通，用以改善輸出波形和負載能力?？删幊袒ミB資源IR?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。2.2.4 FPGA系統(tǒng)設(shè)計流程一般說來，一個比較大的完整的項目應(yīng)該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現(xiàn)，這就是自頂向下的設(shè)計方法。目前這種高層次的設(shè)計方法已被廣泛采用。高層次設(shè)

31、計只是定義系統(tǒng)的行為特征，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計的工作流程如圖2-2所示系統(tǒng)劃分編譯器代碼級功能仿真綜合器適配前時序仿真適配器CPLD/FPGA實現(xiàn)適配后仿真模型適配后時序仿真適配報告ASIC實現(xiàn)VHDL代碼或圖形方式輸入仿真綜合器件編程文件圖2-2 CPLD/FPGA系統(tǒng)設(shè)計流程流程說明：1.工程師按照“自頂向下”的設(shè)計方法進行系統(tǒng)劃分。2.輸入VHDL代碼，這是設(shè)計中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直

32、觀、容易理解的優(yōu)點。3.將以上的設(shè)計輸入編譯成標(biāo)準(zhǔn)的VHDL文件。4.進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設(shè)計的正確性。這一步驟適用于大型設(shè)計，因為對于大型設(shè)計來說，在綜合前對源代碼仿真，就可以大大減少設(shè)計重復(fù)的次數(shù)和時間。一般情況下，這一仿真步驟可略去。5.利用綜合器對VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對ASIC芯片供應(yīng)商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。6.利用產(chǎn)生的網(wǎng)絡(luò)表文件進行適配前的時序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計，也可略去這一

33、步驟。7.利用適配器將綜合后的網(wǎng)絡(luò)表文件針對某一具體的目標(biāo)器件進行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。8.在適配完成后，產(chǎn)生多項設(shè)計結(jié)果：（a）適配報告，包括芯片內(nèi)部資源利用情況，設(shè)計的布爾方程描述情況等；（b）適配后的仿真模型；（c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實際性能。如果仿真結(jié)果達不到設(shè)計要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。2.

34、3 QuartusII設(shè)計平臺2.3.1 軟件開發(fā)環(huán)境及基本流程本設(shè)計所用軟件主要是QuartusII，在此對它做一些介紹。QuartusII是Altera提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應(yīng)商之一。QuartusII提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入、快速處理和器件編程。Altera公司的QuartusII 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件完全支持VHDL設(shè)計流程，其內(nèi)部嵌有VHDL邏輯綜合器。QuartusII 也可以利用第三方的綜合工具，如FPGA Compile

35、r II，并能直接調(diào)用這些工具。同樣，QuartusII具備仿真功能，同時也支持第三方的仿真工具。此外，QuartusII與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA技術(shù)。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時序分析器、設(shè)計輔助模塊、EDA網(wǎng)表文件生成器、編輯數(shù)據(jù)接口等?？梢酝ㄟ^選擇Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。在Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報告文件，或者打開其它相關(guān)窗口

36、。圖2-3上排所示的是QuartusII編譯設(shè)計主控界面，它顯示了QuartusII自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。圖2-3下排的流程框圖是與上面的QuartusII設(shè)計流程相對照的標(biāo)準(zhǔn)的EDA開發(fā)流程。圖2-3 Quartus II 設(shè)計流程在設(shè)計輸入之后，QuartusII的編譯器將給出設(shè)計輸入的錯誤報告。QuartusII擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。在進行編譯后，可對設(shè)計進行時序仿真。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。編譯和仿真檢測無誤后，便可將下

37、載信息通過QuartusII提供的編程器下載入目標(biāo)器件中了。QuartusII圖形用戶界面的基本設(shè)計流程如下：1.使用New Project Wizard（File菜單）建立新工程并指定目標(biāo)器件或器件系列。2.使用Text Editor（文本編輯器）建立 Verilog HDL、VHDL或Altera硬件描述語言（AHDL）設(shè)計?？梢允褂肂lock Editor（原理圖編輯器）建立流程圖或原理圖。流程圖中可以包含代表其它設(shè)計文件的符號；還可以使用MegaWizard Plug-In Manager生成宏功能模塊和IP內(nèi)核的自定義變量，在設(shè)計中將它們實例化。3.（可選）使用 Assignment

38、 Editor、Settings 對話框（Assignments 菜單）、Floorplan Editor或LogicLock功能指定初始設(shè)計的約束條件。4.（可選）使用SOPC Builder或DSP Builder建立系統(tǒng)級設(shè)計。5.（可選）使用Software Builder為Excalibur器件處理器或Nios嵌入式處理器建立軟件和編程文件。6.使用Analysis & Synthesis對設(shè)計進行綜合。7.（可選）使用仿真器對設(shè)計執(zhí)行功能仿真。8.使用Fitter對設(shè)計執(zhí)行布局布線。在對源代碼進行少量更改之后，還可以使用增量布局布線。9.使用Timing Analyzer對

39、設(shè)計進行時序分析。10.使用仿真器對設(shè)計進行時序仿真。 11.（可選）使用物理綜合、時序底層布局圖、LogicLock功能、Settings對話框和 Assignment Editor進行設(shè)計優(yōu)化，實現(xiàn)時序關(guān)閉。12.使用Assembler為設(shè)計建立編程文件。 13.使用編程文件、Programmer 和Altera硬件編程器對器件進行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。14.（可選）使用SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor對設(shè)計進行調(diào)試。15.（可選）使用Chip Editor、Resour

40、ce Property Editor和Change Manager進行工程更改管理。2.3.2 具體設(shè)計流程1.建立工作庫文件夾和編輯設(shè)計文件首先建立工作庫目錄，以便存儲工程項目設(shè)計文件。任何一項設(shè)計都是一項工程（Project），都必須首先為此工程建立一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾。此文件夾將被EDA軟件默認為工作庫。一般來說，不同的設(shè)計項目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。2.創(chuàng)建工程使用New Project Wizard可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實體的名稱，還可以指定要在工程中使用的設(shè)計文件、其它源文件、用戶庫和

41、EDA工具，以及目標(biāo)器件系列和具體器件等。3.編譯前設(shè)置在對工程進行編譯處理前，必須做好必要的設(shè)置。步驟如下：a.選擇FPGA目標(biāo)芯片b.選擇配置器件的工作方式c.選擇配置器件和編程方式d.選擇輸出設(shè)置e.選擇目標(biāo)器件閑置引腳的狀態(tài)4.全程編譯QuartusII編譯器是由一系列處理模塊構(gòu)成的，這些模塊負責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。在這一過程中，將設(shè)計項目適配到FPGA目標(biāo)器中，同時產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除。然后產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達的電路原理圖文件。圖2-4 全編譯成功后出現(xiàn)信息提示

42、如果編譯成功，可以見到如圖2-4所示的工程管理窗口左上角顯示了工程（例如工程div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結(jié)果。 5.時序仿真工程編譯通過后，必須建立VWF文件對其功能和時序性質(zhì)進行仿真測試，以了解設(shè)計結(jié)果是否滿足原設(shè)計要求。18-21 第3章 數(shù)字鐘的整體設(shè)計方案3.1 數(shù)字鐘的構(gòu)成數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率( 1Hz)進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標(biāo)準(zhǔn)時間（如北京時間）一致，故需要在電

43、路上加一個校時電路，同時標(biāo)準(zhǔn)的1Hz時間信號必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖3-1所示為數(shù)字鐘的一般結(jié)構(gòu)框圖。主要包括時問基準(zhǔn)電路、計數(shù)器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強數(shù)字鐘的功能。輸入調(diào)試和設(shè)鬧秒計數(shù)六十進制分計數(shù)六十進制時計數(shù)二十四進制動態(tài)掃描顯示晶振分頻整點報時六位數(shù)碼管圖3-1 數(shù)字鐘的結(jié)構(gòu)框圖控制開關(guān)有五個，分別為復(fù)位開關(guān)（用于系統(tǒng)復(fù)位清零）、設(shè)鬧與時鐘切換開關(guān)（用于設(shè)置鬧鐘和時鐘的切換）、調(diào)秒開關(guān)（用于調(diào)整鬧鐘或時鐘的秒位）、調(diào)分開關(guān)（用于調(diào)整鬧鐘或時鐘的分鐘位）、調(diào)時開關(guān)（用于調(diào)整鬧鐘或時鐘的小時位

44、）。晶振為1KHz石英晶體振蕩器，產(chǎn)生穩(wěn)定的頻率為1KHz的時鐘信號，接至芯片內(nèi)的分頻模塊，分成1Hz信號，1KHz信號接至動態(tài)掃描模塊作為掃描信號，1Hz信號接至秒計數(shù)模塊作為時鐘基準(zhǔn)信號。動態(tài)掃描模塊輸出時、分、秒的顯示信號和位選信號接至六位數(shù)碼管，作為動態(tài)掃描顯示信號。掃描的頻率由分頻電路從外接晶振分頻得到，且六位數(shù)碼管的電源有外接穩(wěn)壓電源提供。3.2 數(shù)字鐘的工作原理晶體振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器分別輸出標(biāo)準(zhǔn)秒脈沖（1Hz）。秒計數(shù)器滿60后向分計數(shù)器進位，分計數(shù)器滿60后向小時計數(shù)器進位，小時計數(shù)器按照“24翻l”的規(guī)律計數(shù)。計滿后各計數(shù)器清零

45、，重新計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計時出現(xiàn)誤差時，可以用校時電路校小時、校分或校秒。在控制信號中除了一般的校時信號外，還有時鐘清零信號、設(shè)鬧與計時顯示的切換信號?？刂菩盘栍删仃嚢存I輸入并加有按鍵去抖電路。時基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為1KHz，經(jīng)過10000分頻就可以得到秒脈沖信號。顯示由六位七段數(shù)碼管構(gòu)成，通過動態(tài)掃描譯碼顯示，可節(jié)省I/O資源。第4章 電路程序設(shè)計與仿真4.1 分頻模塊電路設(shè)計與仿真晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某頻率點的

46、信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C元件的數(shù)值無關(guān)。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘柡蛼呙栊盘枺浣M成框圖如圖4-1所示。晶振分頻電路圖4-1 秒信號產(chǎn)生電路框圖4.1.1 分頻模塊的程序設(shè)計本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個頻率穩(wěn)定準(zhǔn)確的1KHz的方波信號，其輸出至分頻電路。分頻電路的邏輯框圖如圖4-2所示：圖4-2 分頻邏輯框圖分頻電路的程序如下：LIBRARY IEEE; -庫說明USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGI

47、C_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenpin IS PORT (clk1k:in std_logic; -分頻輸入 ft:out std_logic); -分頻輸出END fenpin;ARCHITECTURE a OF fenpin ISSIGNAL fm:STD_LOGIC;BEGINPROCESS(clk1k) -分頻進程VARIABLE num:integer range 0 to 500;BEGINIF clk1k'event AND clk1k='1' THEN -時鐘上升沿有效 IF n

48、um<500 THEN -對晶振進行1HZ分頻 num:=num+1; ELSE num:=1; fm<=not fm; END IF ;END IF;ft<=fm;END PROCESS;END a;1KHz晶振的信號接至去抖模塊和動態(tài)掃描模塊作為掃描信號；此分頻電路輸出頻率為1Hz的信號，輸出至秒計數(shù)模塊作為時鐘計時的秒基準(zhǔn)信號。當(dāng)然秒信號必須非常精確，否則時鐘會出現(xiàn)較大的誤差，所以必須對秒信號進行測試，直至符合要求。4.1.2 分頻模塊的仿真仿真結(jié)果如圖4-3示：(1)輸入clkln: 1KHz晶振產(chǎn)生的穩(wěn)定頻率 輸出 ft: 為分頻產(chǎn)生的1Hz頻率率（2）由仿真波形可

49、看出分頻模塊產(chǎn)生了一個1S的信號，即1HZ頻率，滿足程序要求圖4-3 分頻電路仿真波形4.2 鍵盤控制設(shè)計與仿真4.2.1 鍵盤接口電路原理圖4-4 鍵盤接口電路校時控制模塊在本系統(tǒng)中也就是鍵盤接口電路部分。下面先介紹鍵盤接口電路的工作原理，如圖4-4本系統(tǒng)采用的就是這種行列式鍵盤接口，相對個按鍵的鍵盤接口來說節(jié)省了I/O接口。行線通過一個電阻被上拉到+5V電壓。行線與按鍵的一個引腳相連，列線與按鍵的另一個引腳相連。平時列線被置成低電平，沒有按鍵被按下的時候，行線保持高電平，而有按鍵被按下的時候，行線被拉成低電平，這時候控制器就知道有按鍵被按下，但只能判斷出在哪一行，不能判斷出在哪一列，因此接

50、下來就要進行鍵盤掃描，以確定具體是哪個按鍵被按下。鍵盤掃描的過程事將列線逐列置成低電平，然后讀取行線狀態(tài)，直到行線中出現(xiàn)低電平，可知這時哪一列是低電平，然后將行線與列線的狀態(tài)裝入鍵碼寄存器，進行按鍵譯碼，得到按下的按鍵的相應(yīng)編碼，這樣就完成了按鍵掃描的過程。當(dāng)然，一個完整的按鍵掃描過程還需要配合相應(yīng)的鍵盤去抖手段才能正確的識別按鍵，不會發(fā)生重鍵和錯誤判斷等情況。4.2.2 按鍵消抖模塊的程序設(shè)計按鍵消抖的邏輯框圖如圖4-5所示：圖4-5 按鍵消抖邏輯框圖本模塊用于當(dāng)有按鍵按下時，采用軟件消抖的辦法去除按鍵抖動。模塊的實現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀

51、行線狀態(tài)，如果仍有低電平行線，則確定有按鍵按下，然后產(chǎn)生一個有按鍵按下的信號。該模塊有一個時鐘輸入端口，輸入時鐘信號是分頻出來的1KHZ的時鐘；有一個輸入端口與行線相連，用于輸入行線狀態(tài)；一個輸出端口，用于輸出有按鍵按下的信號。這段程序是實現(xiàn)按鍵消抖，在這里實現(xiàn)的比較簡單，原理是當(dāng)有按鍵按下的時候，temp1會變成低電平，這時把sig2 變成高電平，如果此時counter不為“1111”時，內(nèi)部計數(shù)器計數(shù)，從“0000”直到“1111”，當(dāng)計數(shù)到“1111”時，key_pre輸出高電平，同時計數(shù)器清零。由于計數(shù)脈沖為1KHZ，故從有按鍵按下到輸入信號產(chǎn)生大概需要15ms。如果有按鍵抖動的話，t

52、em1會在“0”和“1”之間變動多次，但是計數(shù)過程不會停止，原因是計數(shù)由sig2的電平?jīng)Q定，而sig2一旦變成高電平，再要變成低電平，需要計數(shù)完成即counter等于“1111”時。所以計數(shù)過程不會受抖動影響。一旦計數(shù)完成，抖動已經(jīng)過去，不會發(fā)生重鍵現(xiàn)象了，這樣就去除了抖動。該電路的VHDL程序如下：LIBRARY IEEE; -庫說明USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY qudou ISPORT(clk1:IN STD_LOGIC; -系統(tǒng)

53、時鐘 row:IN STD_LOGIC_VECTOR(3 DOWNTO 0); -延時時間 key_pre:OUT STD_LOGIC); -按鍵標(biāo)志位END QUDOU;ARCHITECTURE behav OF qudou IS SIGNAL sig1,counter:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL tmp1,sig2:STD_LOGIC;BEGIN sig1<=row; tmp1<=sig1(0)and sig1(1)and sig1(2)and sig1(3); key_pre<=counter(0)and counter(1

54、)and counter(2)and counter(3);PROCESS(clk1) -啟動進程BEGIN IF(clk1'event and clk1='1')THEN -上升沿有效 IF(tmp1='0')THEN IF(sig2='0')THEN sig2<='1' END IF; END IF;IF(sig2='1')THEN -延時消抖 IF(counter="1111")THEN sig2<='0' counter<="0000" ELSE counter<=counter+'1' END IF; END IF;END IF;END PROCESS;END behav;4.2.3 按鍵消抖模塊的仿真去抖模塊的仿真波形圖如圖4-6示圖4-6 按鍵消抖邏輯仿真波形（1）輸入 clk1：為1KHZ的時鐘信號 row：為計時模塊，設(shè)定時間輸出 key_pre：判斷是否有鍵按下（2）當(dāng)計時達到15ms時，輸出產(chǎn)生高電平，表示有鍵按下，能夠?qū)崿F(xiàn)按鍵消抖功能。4.2.4 鍵掃描模塊的程序設(shè)