第三講數(shù)據(jù)類型

1、1 第三章 數(shù)據(jù)類型 預定義的數(shù)據(jù)類型預定義的數(shù)據(jù)類型 用戶定義的數(shù)據(jù)類型用戶定義的數(shù)據(jù)類型 子類型子類型 數(shù)組數(shù)組 端口數(shù)組端口數(shù)組 記錄類型記錄類型 有符號數(shù)和無符號數(shù)有符號數(shù)和無符號數(shù) 數(shù)據(jù)類型轉(zhuǎn)換數(shù)據(jù)類型轉(zhuǎn)換 要求設計實體中的每一個常數(shù)、信號、變量、函數(shù)以及設定的各種參量都必須具有確定的數(shù)據(jù)類型，并且相同數(shù)據(jù)類型的量才能互相傳遞和作用。2 指在IEEE 1076和IEEE 1164標準中預先定義的一系列數(shù)據(jù)類型，可以在包集/庫中找到。lstd庫的standard包集：BIT、BOOLEAN、INTEGER、REAL數(shù)據(jù)類型；lieee庫的std_logic_1164包集：STD_LOG

2、IC、STD_ULOGIC數(shù)據(jù)類型;lieee庫的std_logic_arith包集：SIGNED、UNSIGNED數(shù)據(jù)類型;數(shù)據(jù)類型轉(zhuǎn)換函數(shù)conv_integer(p),conv_unsigned(p,b)等；lieee庫的std_logic_signed和std_logic_unsigned包集：一些函數(shù)，將STD_LOGIC_VECTOR類型數(shù)據(jù)進行類似SIGNED、UNSIGNED類型數(shù)據(jù)的運算；3.1 3.1 預定義的數(shù)據(jù)類型預定義的數(shù)據(jù)類型31)1) BIT（位，表示一位的信號值，位值為0或1 ）和BIT_VECTOR（位矢量，表示一組位數(shù)據(jù)）。l聲明： SIGNAL X: BI

3、T； SIGNAL Y: BIT_VECTOR(3 DOWNTO 0); SIGNAL W: BIT_VECTOR(0 DOWNTO 3); 注意：最高位MSB（Most Significant Bit）的順序！l賦值： X=1; -單引號！ Y=“1001”; -雙引號！ 42)2) STD_LOGICSTD_LOGIC和和STD_LOGIC_VECTORSTD_LOGIC_VECTOR： 這兩者是IEEE 1164標準中引入的8邏輯值系統(tǒng)。 std_logic_vector類型是由 std_logic 構成的數(shù)組。定義如下： type std_logic_vector is array(n

4、atural range) of std_logic; 賦值的原則：相同位寬，相同數(shù)據(jù)類型。 定義8種數(shù)字邏輯值的原因： 由std_logic 類型代替 bit 類型可以完成電子系統(tǒng)的精確模擬，并可實現(xiàn)常見的三態(tài)總線電路。5 兩個或以上數(shù)字邏輯電路的輸出端連接到同一個節(jié)點時（稱為“線與”現(xiàn)象?。?，節(jié)點的電平該如何取值？典型案例：總線！1 1EN1ENAY11 1EN2ENBY21 1EN3ENCY3總總 線線 驅(qū)動能力強的電路可以將節(jié)點電平強行拉高或拉低，因此需建立多值邏輯系統(tǒng)加以細分。節(jié)點的電平取值取決于：兩者或多者當前的輸出電平值；兩者的驅(qū)動能力強弱。X：強不確定值； W：弱不確定值；0：

5、 強0； L：弱0；1： 強1； H：弱1；Z：高阻態(tài)（三態(tài)緩沖器，常用于總線設計）-：不可能出現(xiàn)的情況68邏輯值系統(tǒng)數(shù)值關系表邏輯值系統(tǒng)數(shù)值關系表數(shù)值關系歸納：數(shù)值關系歸納：X或或-與其它數(shù)值連接時，最終電平取值均為與其它數(shù)值連接時，最終電平取值均為X；Z與其它數(shù)值連接時，最終電平取值均為其它數(shù)值；與其它數(shù)值連接時，最終電平取值均為其它數(shù)值；與與X類似，類似，W與與L/H數(shù)值連接時，最終電平取值均為數(shù)值連接時，最終電平取值均為W；0與與1、L與與H連接時，最終電平取值分別為連接時，最終電平取值分別為X、W；多個輸出連接到同一個節(jié)點上時，節(jié)點的電平取值：7STD_LOGIC_VECTORSTD

6、_LOGIC_VECTOR類型數(shù)據(jù)的算術運算操作類型數(shù)據(jù)的算術運算操作 STD_LOGIC_VECTOR類型數(shù)據(jù)不能直接進行算術運算。通過聲明ieee庫中的std_signed和std_logic_unsigned這兩個包集，該類型數(shù)據(jù)即可進行算術運算。 例：LIBRARY ieee；USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;signal a,b: IN STD_LOGIC_VECTOR(7 DOWNTO 0);signal c：OUT STD_LOGIC_VECTOR(7 DOWNTO 0); c=a+b;83 3

7、）STD_ULOGICSTD_ULOGIC和和STD_ULOGIC_VECTORSTD_ULOGIC_VECTOR: 比STD_LOGIC類型多引入了一個邏輯值U，代表初始不定值。但沒有指定兩個STD_ULOGIC信號連接到同一個節(jié)點上發(fā)生沖突后的邏輯值，因此要避免兩個輸出信號直接進行連接的情況。94 4）布爾類型（）布爾類型（booleanboolean） 布爾量具有兩種狀態(tài)：false 和 true 常用于邏輯函數(shù)，如相等（=）、比較（）等中作邏輯比較。 如，bit 值轉(zhuǎn)化成boolean 值： boolean_var := (bit_var = 1);5 5）字符（）字符（CHARACT

8、ERCHARACTER）：用單引號將字符括起來。 variable character_var : character; . . Character_var : = A;106 6）整數(shù)（）整數(shù)（integerinteger） integer 表示所有正的和負的整數(shù)。硬件實現(xiàn)時，利用32位的位矢量來表示?？蓪崿F(xiàn)的整數(shù)范圍為： -（231-1） to (231-1) VHDL綜合器要求對具體的整數(shù)作出范圍限定，否則無法綜合成硬件電路。 如：signal s : integer range 0 to 15; 信號 s 的取值范圍是0-15，可用4位二進制數(shù)表示，因此 s 將被綜合成由四條信號線構成

9、的信號。117 7）自然數(shù)（）自然數(shù)（naturalnatural）和）和正整數(shù)（正整數(shù)（positivepositive） natural是integer的子類型，表示非負整數(shù)。 positive是integer的子類型，表示正整數(shù)。 定義如下： subtype natural is integer range 0 to integerhigh; subtype positive is integer range 1 to integerhigh;128 8）實數(shù)（）實數(shù)（REALREAL） 或稱浮點數(shù) 取值范圍：-1.0E38 - +1.0E38 實數(shù)類型僅能用于VHDL仿真器，一般綜合器

10、 不支持。9 9）物理量字符（）物理量字符（Physical literalPhysical literal）: : 時間、電壓等，可以仿真，但不可綜合（即綜合庫中沒有直接可以調(diào)用的器件）。 由整數(shù)和物理單位組成 如：55 ms，20 ns131010）SIGNED(有符號數(shù))和UNSIGNED（無符號數(shù)）： ieee庫std_logic_arith包集中定義的數(shù)據(jù)類型，只能表示大于等于0的數(shù)，能夠支持算術運算、比較運算，但不支持邏輯運算。 只有在代碼開始部分聲明ieee庫中的包集std_logic_arith，才能使用有符號數(shù)和無符號數(shù)。 有符號數(shù)和無符號數(shù)的語法結構與STD_LOGIC_V

11、ECTOR相似，與整數(shù)不同，例如： SIGNAL X: SIGNED(7 DOWNTO 0); SIGNAL Y: STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL Z: INTEGER RANGE 0 TO 255;14 例：例：signedsigned和和unsignedunsigned數(shù)數(shù)的合法與非法的合法與非法操作操作：library ieee;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;use ieee.std_logic_arith.alluse ieee.std_

12、logic_arith.all;-;-必須聲必須聲明該包集才能使用明該包集才能使用signedsigned和和unsignedunsigned數(shù)數(shù)。signal a,b:IN SIGNED(7 DOWNTO 0);signal x: OUT SIGNED(7 DOWNTO 0);x=a+b; -合法（支持算術運算）x=a AND b； -非法（不支持邏輯運算）15 例：例：STD_LOGIC_VECTORSTD_LOGIC_VECTOR的合法與非法操作的合法與非法操作：library ieee;library ieee;use ieee.std_logic_1164.all; -use iee

13、e.std_logic_1164.all; -不必聲明其它不必聲明其它包集包集。signal a,b:IN std_logic_vector(7 DOWNTO 0);signal x: OUT std_logic_vector(7 DOWNTO 0);x=a+b; -非法（不支持算術運算）x=a AND b； -合法（支持邏輯運算）-注意：如果聲明std_logic_signed和std_logic_unsigned兩個包集，則STD_LOGIC_VECTOR類型的數(shù)據(jù)也可以進行算術運算。16 例：例：STD_LOGIC_VECTORSTD_LOGIC_VECTOR的合法與非法操作的合法與非法

14、操作：library ieee;library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.alluse ieee.std_logic_unsigned.all; ;signal a,b:IN std_logic_vector(7 DOWNTO 0);signal x: OUT std_logic_vector(7 DOWNTO 0);x=a+b; -合法（支持算術運算）x=a AND b； -合法（支持邏輯運算）173.2 3.2 用戶定義的數(shù)據(jù)類型用戶定

15、義的數(shù)據(jù)類型 用類型定義語句TYPE實現(xiàn)用戶自定義數(shù)據(jù)類型。 TYPE語句格式：例：type byte is array(7 downto 0) of bit； variable addend : byte； type week is (sun, mon, tue, wed, thu, fri, sat);type 數(shù)據(jù)類型名 is 數(shù)據(jù)類型定義 of 基本數(shù)據(jù)類型；可選181 1）用戶定義的）用戶定義的整數(shù)類型整數(shù)類型 用戶定義的整數(shù)類型是標準包中整數(shù)類型的子范圍。格式：例：type my_natural is range 0 to 9；-用戶定義的自然數(shù)類型；type my_integer

16、 is range -3 to 3;-用戶定義的整數(shù)類型； type 類型名稱 is range 整數(shù)范圍；192 2）枚舉（）枚舉（enumeratedenumerated）類型）類型 枚舉該類型的所有可能的值。格式：如：type my_logic is(0，1，Z); type state is (idle,forward,backward, stop);-常用于有限狀態(tài)機的定義。 type color is(blue,green,yellow, red)； variable hue : color； hue := blue； type bit_vector is array(natura

17、l range ) of BIT;-range表示數(shù)據(jù)取值范圍沒有約束，natural range表示數(shù)據(jù)值約束在自然數(shù)范圍內(nèi)。 type 類型名稱 is (枚舉文字，枚舉文字）；20枚舉類型的編碼： 綜合器自動實現(xiàn)枚舉類型元素的編碼，一般將第一個枚舉量（最左邊）編碼為0，以后的依次加1。編碼用位矢量表示 ，位矢量的長度將取所需表達的所有枚舉元素的最小值。如：type color is(blue,green,yellow,red)； 編碼為： blue=“00”; green=“01”; yellow=“10”; red=“11”;213.3 3.3 子類型子類型 子類型是已定義的類型或子類型

18、的一個子集。格式： 例： bit_vector 類型定義如下： type bit_vector is array (natural range ) of bit； 如設計中只用16bit；可定義子類型如下： subtype my_vector is bit_vector(0 to 15)；注：子類型與基（父）類型具有相同的操作符和子 程序?？梢灾苯舆M行賦值操作。subtype 子類型名 is 數(shù)據(jù)類型名范圍；22SUBTYPE語句格式：例： subtype digits is integer range 0 to 9; 由subtype 語句定義的數(shù)據(jù)類型稱為子類型。subtype 子類型名

19、is 基本數(shù)據(jù)類型 約束范圍；233.4 3.4 數(shù)組（數(shù)組（ARRAYARRAY） 數(shù)組是將相同數(shù)據(jù)類型的數(shù)據(jù)集合在一起形成的一種新的數(shù)據(jù)類型?？梢允?D、2D或1D*1D,更高維數(shù)的數(shù)組往往是不可綜合（即綜合庫中沒有直接可以調(diào)用的器件）的。 數(shù)組的結構：00 1 0 0 00 1 0 0 01 1 0 1 00 1 1 0 00 1 0 0 01 1 0 1 00 1 1 0 0a.標量標量b.1D數(shù)組數(shù)組 矢量矢量c.1D*1D矢量數(shù)組矢量數(shù)組 d.2D 二維標量數(shù)組二維標量數(shù)組24type type_name is array( specification ) of data_type

20、； VHDL中預定義的數(shù)據(jù)類型僅包括標量類型（單個位）和矢量類型（一維數(shù)組）兩類，并沒有預定義2D和1D*1D數(shù)組，用戶可以自定義。定義的語法如下： 數(shù)組類型對signal/variable/constant的聲明的語法如下： signal (constant/variable） signal_name: type_name :=initial_value；可選25 例子：一種定義1D*1D數(shù)組的方法： TYPE row IS ARRAY (7 DOWNTO 0) OF STD_LOGIC;-1D數(shù)組； TYPE matrix IS ARRAY (0 TO 3) OF row； -1D*1D數(shù)

21、組，矢量數(shù)組； SIGNAL x：matrix； -聲明是1D*1D信號另一種定義1D*1D數(shù)組的方法： TYPE matrix IS ARRAY (0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0);二維數(shù)組的定義方法： TYPE matrix2D IS ARRAY(0 TO 3,7 DOWNTO 0) OF STD_LOGIC; 矢量標量26 例：數(shù)組的初始化： CONSTANT X: vector_array:=(”0011”,”1100”,”0101”);-常用于指令或數(shù)據(jù)ROM設計中。 signal Y: vector_array2:=(1,0,0,1);

22、 variable Z: vector_array3: = (0,1,1,0) ,(1,0,1,1); 例：合法與非法的數(shù)組賦值： TYPE row IS ARRAY(7 DOWNTO 0) OF STD_LOGIC; TYPE array1 IS ARRAY(0 TO 3) OF row; TYPE array2 IS ARRAY(0 TO 3) OF STD_LOGIC_VECTOR(7 DOWNTO 0); TYPE array3 IS ARRAY(0 TO 3,7 DOWNTO 0) OF STD_LOGIC; 27 SIGNAL x: row; SIGNAL y: array1; S

23、IGNAL v: array2; SIGNAL w: array3; - x=v(1); -非法，類型不匹配，x是row類型，而v(1)是STD_LOGIC_VECTOR類型的。 x=w(2); -非法，w必須帶兩個索引值； x=w(2,2 DOWNTO 0); -非法，X是row類型的，而右側是std_logic類型的。 v(0)=w(2,2 DOWNTO 0); -非法，v（0）是std_logic_ vector類型的，右側是std_logic類型的，數(shù)據(jù)類型不匹配。 w(1,5 DOWNTO 1)=v(2)(4 DOWNTO 0);-非法，類型不匹配。 283.5 3.5 端口數(shù)組端口

24、數(shù)組, ,例：例： -包集包集-library ieee;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;-PACKAGE PACKAGE my_data_typesmy_data_types IS IS TYPE TYPE vector_arrayvector_array IS IS ARRAY(NATURAL RANGE) OF STD_LOGIC_VECTOR(7 DOWNTO 0);ARRAY(NATURAL RANGE) OF STD_LOGIC_VECTOR(7 DOWNTO 0);END m

25、y_data_types;END my_data_types;-主代碼主代碼-library ieee;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;use work.use work.my_data_typesmy_data_types.all; -.all; -用戶定義的包集用戶定義的包集-ENTITY mux ISENTITY mux IS PORT ( PORT (inpinp: IN : IN vector_arrayvector_array(0 TO 3);(0 TO 3); . );. )

26、;END mux;END mux;. ENTITY中不允許使用TYPE進行類型定義，須在包集中自定義。29 -包集包集-library ieee;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_1164.all;-PACKAGE PACKAGE my_data_typesmy_data_types IS IS CONSTANTCONSTANT b b: INTEGER:=7;: INTEGER:=7; TYPE TYPE vector_arrayvector_array IS IS ARRAY(NATURAL RANGE)

27、 OF ARRAY(NATURAL RANGE) OF STD_LOGIC_VECTOR( STD_LOGIC_VECTOR(b b DOWNTO 0); DOWNTO 0);END my_data_types;END my_data_types;-包含常量的聲明303.6 3.6 記錄類型記錄類型 記錄是不同類型的名稱域的集合，而ARRAY只能包含相同類型的數(shù)據(jù)。 格式如下： 訪問記錄體元素的方式：記錄體名.元素名type 記錄類型名 is record 元素名：數(shù)據(jù)類型名； 元素名：數(shù)據(jù)類型名； end record；31例： constant len:integer:= 8 ; subt

28、ype byte_vec is bit_vector(len-1 downto 0); type byte_and_ix is record byte : byte_vec; ix : integer range 0 to len; end record ; signal x, y, z : byte_and_ix ; signal data : byte_vec ; signal num : integer ; . x.byte = “11110000” ; x.ix = 2 ; data = y.byte ; num = y.ix ; z = x ; 323.7 3.7 數(shù)據(jù)類型轉(zhuǎn)換數(shù)據(jù)類

29、型轉(zhuǎn)換 VHDL是一種強類型語言，不同類型的數(shù)據(jù)對象必須經(jīng)過類型轉(zhuǎn)換，才能相互操作。兩種實現(xiàn)數(shù)據(jù)類型轉(zhuǎn)換的常見方法：1）寫一段專用于數(shù)據(jù)類型轉(zhuǎn)換的VHDL代碼2）調(diào)用包集中預定義的數(shù)據(jù)類型轉(zhuǎn)換函數(shù)，如包集std_logic_1164。 33例：不同類型數(shù)據(jù)的合法與非法操作 TYPE long IS INTEGER RANGE -100 TO +100; TYPE short IS INTEGER RANGE -10 TO +10; SIGNAL x: short; SIGNAL y: long; y = 2*x+5 ; -非法（數(shù)據(jù)類型不匹配，雖然都是INTEGER的子類型?。?y = lon

30、g(2*x+5); -合法（運算結果已經(jīng)強制轉(zhuǎn)換成long類型。） 34ieee.std_logic_arithieee.std_logic_arith中提供了多種中提供了多種數(shù)據(jù)類型轉(zhuǎn)換函數(shù)數(shù)據(jù)類型轉(zhuǎn)換函數(shù)：不包括std_logic_vector類型，如有需要，須使用std_logic_unsigned/signed包集35例：數(shù)據(jù)類型轉(zhuǎn)換例：數(shù)據(jù)類型轉(zhuǎn)換 library ieee;library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all;use i

31、eee.std_logic_arith.all; . . signal a: IN unsigned(7 DOWNTO 0); signal a: IN unsigned(7 DOWNTO 0); signal b: IN unsigned(7 DOWNTO 0); signal b: IN unsigned(7 DOWNTO 0); signal y: OUT std_logic_vector(7 DOWNTO 0); signal y: OUT std_logic_vector(7 DOWNTO 0); . . y=CONV_STD_LOGIC_VECTOR(a+b),8);y=CONV_

32、STD_LOGIC_VECTOR(a+b),8); 363.8 3.8 可綜合可綜合的數(shù)據(jù)類型的數(shù)據(jù)類型 數(shù)據(jù)類型數(shù)據(jù)類型 可綜合的數(shù)值可綜合的數(shù)值BIT, BIT_VECTOR 0, 1STD_LOGIC, STD_LOGIC_VECTOR X, 0, 1, Z, 不是全部的8值都可綜合的；另， 在不需要X,Z兩種取值時可用BIT類型混用。STD_ULOGIC, STD_ULOGIC_VECTORX, 0, 1, Z, 不是全部的8值都可綜合的；另， 在不需要X,Z兩種取值時可用BIT類型混用。BOOLEAN True, FalseNATURAL / UNSIGNED 0到+2 147 48

33、3 647INTEGER / SIGNED -2 147 483 647到+2 147 483 647用戶自定義整型 INTEGER的子集用戶自定義枚舉類型 根據(jù)用戶自定義進行編碼得到SUBTYPE 任何預定義或用戶自定義類型的子集ARRAY 上述任一種類型數(shù)據(jù)的集合RECORD 上述多種類型數(shù)據(jù)的集合37 例子：常用數(shù)據(jù)類型的聲明與賦值例子：常用數(shù)據(jù)類型的聲明與賦值signal a: BIT;signal b: BIT_VECTOR(7 DOWNTO 0);signal c: STD_LOGIC;signal d: STD_LOGIC_VECTOR(7 DOWNTO 0);signal e:

34、 INTEGER RANGE 0 TO 255;a=b(5); a=c; b(0)=a; b=d; 類型不匹配c=d(5); e=b;d(0)=c; e=d;b0,1=1,OTHERS=1);C=Z;38例子：例子： 單個位和位矢量單個位和位矢量ENTITY and2 IS PORT (a,b: IN BIT; x: OUT BIT); END and2;architecture and2 of and2 isBEGIN x=a AND b;END and2;ENTITY and2 IS PORT ( a,b : in bit_vector (0 TO 3); x:out bit_vector

35、(0 TO 3); END and2;architecture and2 of and2 isBEGIN x=a AND b;END and2;39abxa(0)b(0)x(0)a(1)b(1)x(1)a(2)b(2)x(2)a(3)b(3)x(3)40例子：例子： 4 4位加法器位加法器library ieee;use ieee.std_logic_1164.all;use iee.std_logic_arith.all;entity adder1 is port (a,b: in signed(3 downto 0); sum: out signed(4 downto 0) ); end

36、adder1;architecture adder1 of adder1 isbegin sum=a + b;end adder1;library ieee;use ieee.std_logic_1164.all;use iee.std_logic_arith.all;entity adder2 is port (a,b: in signed(3 downto 0); sum: out integer range -16 to 15) ); end adder2;architecture adder2 of adder2 isbegin sum=conv_integer (a + b);end adder2;+a(3:0)b(3:0)sum(4:0)4位加法器位加法器41補充：補充：VHDLVHDL文字規(guī)則文字規(guī)則1、數(shù)字型文字 1）整數(shù)文字：十進制整數(shù) 如：5，678，156E2（=15600）， 45_234_287 （=45234287） 2）實數(shù)文字：帶小數(shù)的十進制數(shù) 如：23.34，2.0，44.99E-2（=0.4499） 8_867_551.23_909（8867551.23909