Verilog流水燈實(shí)驗(yàn)報(bào)告

1、流水燈實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)二流水燈一、實(shí)驗(yàn)?zāi)康膶W(xué)會(huì)編寫一個(gè)簡(jiǎn)單的流水燈程序并掌握分頻的方法。熟悉Modelsim仿真軟件的使用。二、實(shí)驗(yàn)要求用Quartus編寫流水燈程序，在 Modelsim軟件中進(jìn)行仿真。三、實(shí)驗(yàn)儀器和設(shè)備1、硬件：計(jì)算機(jī)2、軟件：Quartus、Modelsim、（ UE）四、實(shí)驗(yàn)內(nèi)容1、將時(shí)鐘周期進(jìn)行分頻。2、 編寫Verilog程序?qū)崿F(xiàn)LED等依次亮滅，用 Modelsim進(jìn)行仿真，繪制波形圖。五、實(shí)驗(yàn)設(shè)計(jì).Z|I . 1（一）分頻原理已知時(shí)鐘周期f為50MHz，周期T為1/f，即20ns。若想得到四分頻計(jì)數(shù)器，即周期為 80ns的時(shí)鐘，需要把時(shí)鐘進(jìn)行分頻。即每四個(gè)時(shí)鐘周期合

2、并為一個(gè)周期。原理圖如圖1所示。圖1四分頻原理圖（二）流水燈設(shè)計(jì)思路1、實(shí)現(xiàn)4盞LED燈依次隔1s亮滅，即周期為1s ；2、計(jì)算出頻率f為1/T=1Hz ；3、 設(shè)置計(jì)數(shù)器cnt，當(dāng)檢測(cè)到clk上升沿時(shí)開始計(jì)數(shù)，當(dāng)cnt計(jì)數(shù)到24_999_999時(shí)，clk_4跳變?yōu)?，LED燈亮起，當(dāng)cnt計(jì)數(shù)49_999_999時(shí)，clk_4置0, LED燈熄滅。4、給LED賦初值4 ' b0001，第一盞燈亮。5、利用位拼接，實(shí)現(xiàn)循環(huán)。（三）設(shè)計(jì)框圖圖2設(shè)計(jì)基本框圖（四）位拼接的用法若輸入 a=4'b1010，b=3'b101，c=4'b0101,想要使輸出 d=5'

3、;b10001用位拼接，符號(hào)“ ”： dv=b2:1,c1,a2:1即把b的低12位10, c的低1位0, a的低12位01拼接起來(lái)，得到10001 流水燈4'b00014'b00104'b0100 4'b1000相當(dāng)于把低三位左移，并最高位放在最低位。用位拼接可寫為：ledv=led2:0,led 3;低三位最高位六、實(shí)驗(yàn)方法和步驟（一）時(shí)鐘分頻1、編寫分頻程序。2、編寫測(cè)試程序。3、進(jìn)行仿真，波形如圖3所示。圖3分頻仿真結(jié)果（二）流水燈1、編寫分頻程序。3、編寫測(cè)試程序。4所示。3、進(jìn)行仿真，為了節(jié)約時(shí)間和方便觀察波形，將計(jì)數(shù)器值分別改為24、49跳轉(zhuǎn)。波形

4、如圖圖4流水燈仿真結(jié)果七、實(shí)驗(yàn)參考程序(一)時(shí)鐘分頻1、程序文件modulediv_clk(in putwireclk,in putwirerst_n,output reg clk_4)；reg3:0 cnt;always(posedgeclk)if(rst_ n=0)cnt<=0;elseif(c nt=3)cnt<=0;elsecnt<=cn t+1;always(posedgeclk)if(rst_ n=0)clk_4<=0;elseif(c nt=1)clk_4<=1;模塊名與文件名一致。定義端口列表， 輸入線型輸出定義為寄存器型中括號(hào)定義位寬，定義中間變

5、量 cnt復(fù)位為0，計(jì)數(shù)器也為0/當(dāng)計(jì)數(shù)器=3時(shí)清零（可用elseif）計(jì)數(shù)器自加1復(fù)位為0.clk_4為0當(dāng)計(jì)數(shù)器為1時(shí)，時(shí)鐘跳變?yōu)?elseif(c nt=3)clk_4 <=0;en dmodule2、測(cè)試文件'timescale 1ns/1ns moduletb_div_clk(); regclk;regrst_n;wireclk_4;in itialbeg inclk=0;rst_n=0;#100rst_n=1;endalways #5 clk=clk; div_clkdiv_clk_i nst( .clk(clk), .rst_n(rst_n), .clk_4(clk

6、_4);en dmodule(二)流水燈1、程序文件 moduleLSD(in putwireclk,in putwirerst_n,output reg3:0 led);reg25:0 ent; reg clk_4; always(posedgeclk) if(rst_ n=0)ent<=0;elseif(cnt=49_999_999) ent<=0;elseent<=cn t+1;always(posedgeclkor negedgeclk) if(rst_ n=0)clk_4<=0;elseif(cnt=24_999_999)clk_4<=1;當(dāng)計(jì)數(shù)器為3時(shí)

7、，時(shí)鐘跳變?yōu)?模塊名與文件名一致。定義端口列表，輸入線型中括號(hào)定義位寬，定義中間變量 ent復(fù)位為0，計(jì)數(shù)器也為0當(dāng)計(jì)數(shù)器=49999999時(shí)清零（可用elseif）計(jì)數(shù)器自加1/異步復(fù)位復(fù)位為0.clk_4為0當(dāng)計(jì)數(shù)器為時(shí)，時(shí)鐘跳變?yōu)?elseif(cnt=49_999_999)clk_4<=0;當(dāng)計(jì)數(shù)器為時(shí)，時(shí)鐘跳變?yōu)?elseclk_4=clk_4;always(posedgeclk_4 orn egedgeclk_4)if(rst_ n=0)led<=4'b0001;elseled<=led2:0,led3; 位拼接en dmodule2、測(cè)試文件't

8、imescale 1ns/1nsmoduleLSD();regclk;regrst_ n;regent;wireled;in itialbegi nclk=0;rst_n=0;#100rst_n=1;endalways #5 clk=clk;LSDLSD_i nst(.clk(clk),.rst_n (rst_ n),.led(led);en dmodule八、實(shí)驗(yàn)小結(jié)1、做實(shí)驗(yàn)要養(yǎng)成良好的習(xí)慣，每次做實(shí)驗(yàn)時(shí)，都要建立一個(gè)新的文件夾存放實(shí)驗(yàn)所需的程序文件，為仿真 時(shí)添加文件做準(zhǔn)備，也方便以后的查找和使用。2、寫程序前要想清楚電路實(shí)現(xiàn)原理，根據(jù)所學(xué)數(shù)電知識(shí)對(duì)各個(gè)元器件進(jìn)行控制。3、寫程序時(shí)注意排版美觀整潔，同時(shí)注意添加注釋。4、注意程序中模塊名要和文件名一致，否則程序報(bào)錯(cuò)，無(wú)法編譯通過(guò)。5、仿真時(shí)，可以選擇不同的進(jìn)制。在想要更改的地方右鍵，選擇【 Radix】，其中【Bin ary】為