集成運(yùn)放參數(shù)測(cè)試儀的設(shè)計(jì)

1、湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì) 湖 北 工 業(yè) 大 學(xué)畢業(yè)設(shè)計(jì)（論文）題 目 集成運(yùn)放參數(shù)測(cè)試儀的設(shè)計(jì) 姓名 與 學(xué)號(hào) 柯 航 0 9 2 5 1 1 2 2 1 2 指 導(dǎo) 老 師 張 志 強(qiáng) 指導(dǎo) 老師 職稱 高級(jí)講師 年級(jí) 專業(yè) 班級(jí) 機(jī)電一體化專業(yè)（2）班 所 在 學(xué) 院 商 貿(mào) 學(xué) 院 33摘 要該集成運(yùn)放參數(shù)測(cè)試系統(tǒng)參照GB3442-82標(biāo)準(zhǔn)，采用輔助放大器測(cè)試集成運(yùn)算放大器主要參數(shù)的方法,以單片機(jī)（AT89S55）為控制核心，結(jié)合可編程邏輯器件FPGA ,使用多量程自動(dòng)切換的方式，實(shí)現(xiàn)了對(duì)通用集成運(yùn)放VIO （輸入失調(diào)電壓）、 IIO（輸入失調(diào)電流）、AVD（交流差模開(kāi)環(huán)電壓增益）

2、、KCMR（交流共模抑制比）和BWG（單位增益帶寬）的高精度自動(dòng)測(cè)量，使用128*128液晶顯示、打印測(cè)量結(jié)果。在自制測(cè)試AVD、 KCMR信號(hào)源部分，采用DDS(直接數(shù)字式頻率合成)技術(shù)，合成高穩(wěn)定度5Hz參數(shù)測(cè)量正弦信號(hào)；并在測(cè)試參數(shù)BWG時(shí),使用 DDS專用芯片AD9851,合成40kHz至4MHz掃頻信號(hào)源。整個(gè)系統(tǒng)集成度高，具有友好人機(jī)交互界面。 關(guān)鍵字: 集成運(yùn)算放大器 參數(shù)測(cè)試 DDSAbstractThe paper is entitled “based on the stepping motors P89C51RA Movement ControlSystem Applica

3、tions and Research“，which suggest the use of stepper motors governor SCC(Single chip computer) control through click on stepper motors to achieve，then carrying outto stop to the start of the stepper motor，positive and negative turn、accelerate、deceleratiaon，such as the slowdown in movement control. S

4、ystem using Philips series SCC，Protel DXP uVision2 development tools and development environment，with the basic language machines，compiled language for system conteol. In real-time detection and automatic control SCC applications，SCC as a core component to use only SCC knowledge is not enough and sh

5、ould be based on specific hardware structure，the specific characteristics of the target application and integration software to further improve. Text first introduces the working principle of stepper motor，embedded microcontroller development tools and development environment；Focus described system

6、hardware to design，including the ISP circuit，keyboards show circuit，driving circuit hardware to achieve until the final hardware debugging，and attached to circuit theory，and the current design of the equipment used to the work and principles of the realization of functions.Keywords:Single chip compu

7、ter stepper motors P89C51RA目 錄摘 要IAbstractII目 錄III引 言11、方案論證與選擇21.1題目任務(wù)要求21.1.1、任務(wù)21.1.2.1基本要求21.2 題目任務(wù)分析31.3 方案的比較選擇與論證31.3.1 測(cè)試信號(hào)產(chǎn)生方案:31.3.2 運(yùn)放參數(shù)測(cè)量電路方案52、系統(tǒng)總體設(shè)計(jì)與實(shí)現(xiàn)72.1 系統(tǒng)總體設(shè)計(jì)72.2總體實(shí)現(xiàn)框圖73、理論分析與計(jì)算83.1 運(yùn)放參數(shù)測(cè)量電路設(shè)計(jì)83.1.1 標(biāo)準(zhǔn)測(cè)量電路的設(shè)計(jì):93.1.2 系統(tǒng)自動(dòng)測(cè)量電路的設(shè)計(jì):93.1.2.1輸入失調(diào)電壓的測(cè)量:93.1.2.2輸入失調(diào)電流的測(cè)量103.1.2.3差模開(kāi)環(huán)交流電壓增

8、益的測(cè)量:113.1.2.4共模抑制比的測(cè)量123.1.2.5. 3dB帶寬的測(cè)量133.2 DDS的實(shí)現(xiàn)133.2.1 DDS實(shí)現(xiàn)理論分析134、功能電路設(shè)計(jì)154.1 信號(hào)源產(chǎn)生電路設(shè)計(jì):154.1.1 D/A轉(zhuǎn)換電路154.1.2、 低通濾波電路164.1.3 AD9851產(chǎn)生掃頻信號(hào)電路圖174.1.3.1 .1AD9851原理及掃頻輸出實(shí)現(xiàn)174.1.3.2 AD9851電路設(shè)計(jì)184.1.3.3濾波電路設(shè)計(jì)184.2 AGC電路與設(shè)計(jì):194.2.1 AGC電路設(shè)計(jì)194.2.2 后級(jí)放大電路設(shè)計(jì)204.3信號(hào)采集處理電路204.3.1AD637峰值檢波電路204.3.3 放大電路

9、224.3.4 A/D轉(zhuǎn)換電路235. 系統(tǒng)軟件設(shè)計(jì)245.1 FPGA設(shè)計(jì)245.1.1 AD9851掃頻模塊245.1.2.MAX197采樣模塊245.1.3.LCD顯示模塊以及鍵盤(pán)掃瞄模塊255.1.4 DDS信號(hào)產(chǎn)生模塊255.1.5繼電器與程控放大控制模塊265.2單片機(jī)設(shè)計(jì)部分266系統(tǒng)調(diào)試及測(cè)試數(shù)據(jù)與分析286.1測(cè)試條件286.2 測(cè)試方法及測(cè)試結(jié)果286.3測(cè)試數(shù)據(jù)分析296.4抗干擾措施29結(jié)束語(yǔ)30參考文獻(xiàn)32致 謝33湖北工業(yè)大學(xué)商貿(mào)學(xué)院畢業(yè)設(shè)計(jì)緒 論集成運(yùn)放以其價(jià)格低廉.性能優(yōu)越等特點(diǎn)在個(gè)人數(shù)據(jù)助理.通訊.汽車電子.音響產(chǎn)品.儀器儀表.傳感器等領(lǐng)域得到廣泛應(yīng)用。隨著數(shù)

10、字電子技術(shù)的不斷進(jìn)步和集成電路市場(chǎng)的發(fā)展，兼有模擬和數(shù)字集成電路的SOC或混合集成電路將越來(lái)越受重視。與此同時(shí)，集成運(yùn)放參數(shù)的測(cè)定也將對(duì)研發(fā)人員和技術(shù)儀器提出更高的要求，傳統(tǒng)的運(yùn)放測(cè)試儀校準(zhǔn)方案已不能滿足市場(chǎng)特別是國(guó)防軍工的要求，運(yùn)放測(cè)試儀的校準(zhǔn)面臨嚴(yán)峻挑戰(zhàn)。因此，提高運(yùn)放測(cè)試儀的測(cè)試精度，保證運(yùn)放器件的準(zhǔn)確性是目前應(yīng)解決的關(guān)鍵問(wèn)題。當(dāng)今電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。從傳統(tǒng)的應(yīng)用中小規(guī)模芯片構(gòu)成電路系統(tǒng)到廣泛地應(yīng)用單片機(jī),直至今天FPGA/CPLD在系統(tǒng)設(shè)計(jì)中的應(yīng)用,電子設(shè)計(jì)技術(shù)已邁入了一個(gè)全新的階段。FPGA/CPLD不僅具有容量大、邏輯功能強(qiáng)的特點(diǎn),而且兼有高速、高可靠性。同時(shí)使得硬

11、件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷,使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用FPGA/CPLD可編程器件,可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì),而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。在設(shè)計(jì)過(guò)程中,可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式,借助于大規(guī)模集成的FPGA/CPLD和高效的設(shè)計(jì)軟件,用戶不僅可通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)行多種數(shù)字邏輯系統(tǒng)功能,而且由于管腳定義的靈活性,大大減輕了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度,同時(shí),這種基于可編程芯片的設(shè)計(jì)大大減少了系統(tǒng)芯片的數(shù)量,縮小了系統(tǒng)的體積,提高了系統(tǒng)的可靠性。 本課題就是采用FPGA可編程器件，借助于大規(guī)模集

12、成的FPGA和高效的設(shè)計(jì)軟件，通過(guò)直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)實(shí)現(xiàn)數(shù)字式集成運(yùn)放參數(shù)測(cè)試儀的設(shè)計(jì)。這個(gè)測(cè)試儀完全采用數(shù)字化的測(cè)量，采用VHDL硬件描述語(yǔ)言，以FPGA器件作為控制的核心，使整個(gè)系統(tǒng)顯得精簡(jiǎn)，能達(dá)到所要求的技術(shù)指標(biāo)，相比較其他傳統(tǒng)的測(cè)試系統(tǒng)具有靈活的現(xiàn)場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、精確可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)?？梢宰屖褂眉蛇\(yùn)放的人員快速而準(zhǔn)確的得到集成運(yùn)放的參數(shù)，讓電子長(zhǎng)品的研究設(shè)計(jì)周期縮短，電子設(shè)備的維護(hù)速度提高。通過(guò)畢業(yè)設(shè)計(jì)課題還可進(jìn)一步懂得集成運(yùn)放、可編程器件的結(jié)構(gòu)、功能特點(diǎn)，對(duì)集成運(yùn)放的參數(shù)測(cè)試方法有進(jìn)一步的認(rèn)識(shí)，對(duì)使用可用編程器件設(shè)計(jì)的思路和其使用方法有更深刻的理解。 1

13、、方案論證與選擇1.1題目任務(wù)要求1.1.1、任務(wù) 設(shè)計(jì)并制作一臺(tái)能測(cè)試通用型集成運(yùn)算放大器參數(shù)的測(cè)試儀，示意圖如圖1-1所示。圖1-1 示意圖1.1.2、要求 1.1.2.1基本要求 1.1.2.1. 能測(cè)試VIO(輸入失調(diào)電壓)、IIO(輸入失調(diào)電流)、AVD (交流差模開(kāi)環(huán)電壓增益)和KCMR (交流共模抑制比)四項(xiàng)基本參數(shù)，顯示器最大顯示數(shù)為 3999； 1.1.2.1.各項(xiàng)被測(cè)參數(shù)的測(cè)量范圍及精度如下(被測(cè)運(yùn)放的工作電壓為±15V)： VIO：測(cè)量范圍為040mV（量程為4mV和40mV），誤差絕對(duì)值小于3%讀數(shù)+1個(gè)字； IIO：測(cè)量范圍為04A（量程為0.4A和4A），

14、誤差絕對(duì)值小于3%讀數(shù)+1個(gè)字； AVD：測(cè)量范圍為 60dB120dB，測(cè)試誤差絕對(duì)值小于3dB； KCMR：測(cè)量范圍為 60dB120dB，測(cè)試誤差絕對(duì)值小于3dB； 1.1.2.1. 測(cè)試儀中的信號(hào)源(自制)用于AVD、KCMR參數(shù)的測(cè)量，要求信號(hào)源能輸出頻率為5Hz、輸出電壓有效值為4 V的正弦波信號(hào)，頻率與電壓值誤差絕對(duì)值均小于1%； 1.1.2.1. 按照本題附錄提供的符合GB3442-82的測(cè)試原理圖(見(jiàn)圖2圖4)，再制作一組符合該標(biāo)準(zhǔn)的測(cè)試VIO、IIO、AVD 和KCMR參數(shù)的測(cè)試電路，以此測(cè)試電路的測(cè)試結(jié)果作為測(cè)試標(biāo)準(zhǔn)，對(duì)制作的運(yùn)放參數(shù)測(cè)試儀進(jìn)行標(biāo)定。 1.1.3、發(fā)揮部分

15、 增加電壓模運(yùn)放BWG (單位增益帶寬)參數(shù)測(cè)量功能，要求測(cè)量頻率范圍為 100kHz3.5MHz，測(cè)量時(shí)間10秒，頻率分辨力為1kHz； 為此設(shè)計(jì)并制作一個(gè)掃頻信號(hào)源，要求輸出頻率范圍為 40kHz4MHz，頻率誤差絕對(duì)值小于1%；輸出電壓的有效值為2V±0.2 V； 增加自動(dòng)測(cè)量(含自動(dòng)量程轉(zhuǎn)換)功能。該功能啟動(dòng)后，能自動(dòng)按VIO、IIO、AVD 、KCMR 和BWG的順序測(cè)量、顯示并打印以上5個(gè)參數(shù)測(cè)量結(jié)果； 其他。 1.2 題目任務(wù)分析本系統(tǒng)要求設(shè)計(jì)制作一臺(tái)能測(cè)試通用型集成運(yùn)算放大器參數(shù)的測(cè)試儀。通常運(yùn)放的參數(shù)性能測(cè)試，要利用不同的電路來(lái)實(shí)現(xiàn)，測(cè)試過(guò)程復(fù)雜。而本系統(tǒng)的要求實(shí)現(xiàn)

16、選擇參數(shù)和自動(dòng)按序精確測(cè)量，大大簡(jiǎn)化了測(cè)試過(guò)程。設(shè)計(jì)要求主要為兩個(gè)方面:自動(dòng)化和精確性。而要達(dá)到上述這幾方面的要求,運(yùn)放參數(shù)測(cè)試電路的正確選擇與測(cè)試信號(hào)的產(chǎn)生是我們必須解決好的兩個(gè)難點(diǎn).基于以上考慮,我們把系統(tǒng)劃分為三個(gè)部分:一為運(yùn)放參數(shù)測(cè)試電路模塊,二為測(cè)試信號(hào)產(chǎn)生模塊,測(cè)試控制與人機(jī)交互模塊.如圖1-1所示.下面將依次對(duì)上述設(shè)計(jì)難點(diǎn)給出方案比較和論證。1.3 方案的比較選擇與論證1.3.1 測(cè)試信號(hào)產(chǎn)生方案: 方案一：?jiǎn)纹瘮?shù)發(fā)生器。利用單片函數(shù)發(fā)生器配合外部分立元件輸出頻率，通過(guò)調(diào)整外部元件可改變輸出頻率。采用模擬器件元件分散性大，即使使用單片函數(shù)發(fā)生器，參數(shù)也與外部元件有關(guān)，外接的電阻

17、電容對(duì)參數(shù)影響很大，因而產(chǎn)生的頻率穩(wěn)定度較差、精度低、抗干擾能力低，故不采用。 方案二：鎖相環(huán)（PLL）頻率合成技術(shù)。數(shù)字鎖相頻率合成器的基本原理框圖如圖1-2所示。 通過(guò)改變程序分頻器的分頻比，則可改變壓控振蕩器的輸出頻率，從而獲得大量可供利用的頻率穩(wěn)定度等同于參考頻率的頻率點(diǎn)?；阪i相環(huán)的窄帶跟蹤特性，可以很好的選擇所需頻率信號(hào)，抑制雜散分量，鎖相式頻率合成得到所需頻率的方波以后，經(jīng)過(guò)截止頻率動(dòng)態(tài)可控的低通濾波器就可以得到正弦波。但由于鎖相環(huán)本身是一個(gè)惰性環(huán)節(jié)，鎖定時(shí)間長(zhǎng)，故頻率轉(zhuǎn)換時(shí)間長(zhǎng)，同時(shí)頻率受VCO可變頻率范圍的影響，頻帶不能做的很寬。 方案三：采用直接數(shù)字頻率合成器（Direct

18、 Digital Frequency Synthesis 簡(jiǎn)稱DDFS或DDS）。DDS技術(shù)以Nyquist時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成。DDS的基本原理框圖如圖3所示。 DDS的基本工作原理是：每個(gè)參考頻率上升沿的到來(lái)，相位累加器值便按照頻率控制字K的長(zhǎng)度被增加一次，所得的相位值被輸出至正弦查找表，查找表將相位信息轉(zhuǎn)化為相應(yīng)的正弦幅度值。再經(jīng)過(guò)數(shù)模轉(zhuǎn)換器得到相應(yīng)的階梯波，最后經(jīng)過(guò)低通濾波器對(duì)階梯波進(jìn)行平滑，即得到連續(xù)變化的模擬輸出波形。在系統(tǒng)時(shí)鐘頻率（）和相位累加器位數(shù)一定的情況下，輸出波形頻率由頻率控制字 K 決定。DDS基于相位累加合成技術(shù)，在數(shù)字域中實(shí)現(xiàn)頻率合成，可以輸出高

19、精度與高純度的頻率信號(hào)，信號(hào)相位、頻率和幅度都可以實(shí)現(xiàn)程控，通過(guò)更換波形數(shù)據(jù)可以很方便的實(shí)現(xiàn)波形切換。它的優(yōu)點(diǎn)是：理論上只要累加器的位數(shù)足夠多，可以實(shí)現(xiàn)任意小的頻率步 進(jìn)。頻率分辨率很高，離散輸出已十分接近連續(xù)變化。對(duì)相位累加器預(yù)置累加初值可以 很方便地實(shí)現(xiàn)精密相位調(diào)節(jié)。DDS技術(shù)最明顯的不足是ROM容量限制帶來(lái)相位截?cái)嘣肼暋?DDS與鎖相環(huán)方案的覆蓋頻率范圍大，精度高，控制性好且容易實(shí)現(xiàn)，但相比而言，鎖相環(huán)需經(jīng)過(guò)高頻濾波才能得到所需的正弦信號(hào)，濾波模塊沒(méi)做好會(huì)影響信號(hào)發(fā)生器的性能；DDS無(wú)需相位反饋控制，頻率建立及頻率切換快，并且與頻率分辨率、頻譜純度相互獨(dú)立，并且考慮到要輸出掃頻信號(hào)，DD

20、S更易控制，故采用DDS方案。1.3.2 運(yùn)放參數(shù)測(cè)量電路方案運(yùn)放參數(shù)測(cè)試電路是本系統(tǒng)的設(shè)計(jì)重點(diǎn)，由于運(yùn)算放大器的電參數(shù)種類很多，有靜態(tài)參數(shù)，也有動(dòng)態(tài)參數(shù)，對(duì)不同的參數(shù)測(cè)試具體方法不一樣，主要分為：方案一：將測(cè)試放大器參數(shù)的實(shí)現(xiàn)分成4個(gè)電路檢測(cè)。該方案實(shí)現(xiàn)各個(gè)參數(shù)的測(cè)量比較好，且有利于各個(gè)參數(shù)調(diào)試。但是對(duì)于要實(shí)現(xiàn)智能測(cè)試該方案較復(fù)雜，在電路中所用的繼電器太多，很容易引起電磁干擾，不利于系統(tǒng)的整體性能提高，且不能實(shí)現(xiàn)電路的智能測(cè)試。 方案二：采用一級(jí)運(yùn)放。即根據(jù)運(yùn)放各種參數(shù)的定義將待測(cè)運(yùn)放接成共?；虿钅］斎敕绞絹?lái)測(cè)量,并將四種測(cè)量電路利用繼電器集成到一起.該電路經(jīng)過(guò)仔細(xì)的分析會(huì)發(fā)現(xiàn)它設(shè)計(jì)的非常的

21、巧妙調(diào)試也很方便，不會(huì)產(chǎn)生自激、飽和等情況。缺點(diǎn)就是對(duì)與精度較高的運(yùn)算放大器該方案實(shí)現(xiàn)不了。方案三：采用試題中所給的電路。此電路(圖1-4)采用“被測(cè)器件輔助運(yùn)放”的模式，籍以構(gòu)成穩(wěn)定的負(fù)反饋網(wǎng)絡(luò)，從而使輸出電壓嵌位于預(yù)置電壓，將小電壓、小電流轉(zhuǎn)換為伏特級(jí)的電壓進(jìn)行測(cè)試，這是一個(gè)二級(jí)的電路，測(cè)試精度非常的高。但在調(diào)試中我們發(fā)現(xiàn)它很容易出現(xiàn)自激，為了使整個(gè)電路保持穩(wěn)定，我們采取了一系列的穩(wěn)定措施，如實(shí)現(xiàn)大面積的接地，電感電容去耦濾波,輔助運(yùn)放加入補(bǔ)償矯正網(wǎng)絡(luò)等。 圖1-4 輔助運(yùn)放測(cè)Vio原理圖綜合上述，為了實(shí)現(xiàn)自動(dòng)測(cè)量，保證測(cè)試有更高的精度，采用方案三。1.3.3 用戶接口模塊 1.3.3.1

22、 顯示方案:方案一：采用LED或字符型LCD顯示。LED可以用移位寄存器74164或者專用芯片MAX7219驅(qū)動(dòng)，字符型LCD也可以才用74LS164通過(guò)同步串口驅(qū)動(dòng)。優(yōu)點(diǎn)是控制比較簡(jiǎn)單，而且串行顯示只占用很少的I/O口。但也有一個(gè)很大的缺點(diǎn)，只能顯示一些簡(jiǎn)單的ASCII碼字符，顯示的信息量十分的有限，對(duì)于本系統(tǒng)較復(fù)雜的功能不太適合。 方案二：采用點(diǎn)陣型LCD顯示。點(diǎn)陣型LCD雖然占用的I/O口資源較多，控制也較復(fù)雜，但其功能卻是強(qiáng)大的，顯示信息量大，可以保證良好的用戶模式。且我們?cè)谙到y(tǒng)中用FPGA設(shè)計(jì)的總線方式，擴(kuò)展了I/O資源，就無(wú)須考慮I/O資源的限制了。 經(jīng)過(guò)綜合考慮我們選擇方案二，不

23、需要很復(fù)雜的電路就可以實(shí)現(xiàn)并擴(kuò)展非常強(qiáng)大的顯示功能。 1.3.3.2 鍵盤(pán)輸入方案:方案一：采用7289芯片與鍵盤(pán)相結(jié)合，鍵盤(pán)的整個(gè)控制只需4條控制線。程序的編寫(xiě)也比較簡(jiǎn)單且容易同LED顯示接口。 方案二：不使用任何專用芯片，用一塊74LS138譯碼輸出8路掃描信號(hào)，3路掃描返回信號(hào)線接I/O口輸入（我們?cè)O(shè)計(jì)的是3*8的鍵盤(pán)）。這種設(shè)計(jì)方案電路設(shè)計(jì)非常的簡(jiǎn)單，但是軟件的編寫(xiě)要考慮軟件去抖等，會(huì)比較復(fù)雜而且占用大量的CPU資源。 方案三：在FPGA內(nèi)部構(gòu)造一鍵盤(pán)掃描控制器，專門(mén)用以處理按鍵信息，并進(jìn)行初步的處理（如鍵盤(pán)去抖），通過(guò)中斷把鍵值發(fā)送給單片機(jī)。由于我們?cè)贔PGA內(nèi)部已經(jīng)建立了系統(tǒng)總線，

24、擴(kuò)展鍵盤(pán)非常簡(jiǎn)單。而且采用此方法外部硬件電路的設(shè)計(jì)也非常簡(jiǎn)單。 比較三者的優(yōu)缺點(diǎn)我們選擇了方案三，這樣充分利用FPGA的功能硬件與軟件設(shè)計(jì)都比較簡(jiǎn)單。2、系統(tǒng)總體設(shè)計(jì)與實(shí)現(xiàn)2.1 系統(tǒng)總體設(shè)計(jì)根據(jù)設(shè)計(jì)要求和方案選擇，本系統(tǒng)主要由3個(gè)模塊電路組成：信號(hào)發(fā)生模塊、運(yùn)放參數(shù)測(cè)試模塊、測(cè)試控制與人機(jī)交互模塊。在FPGA內(nèi)部形成DDS提供參數(shù)測(cè)量時(shí)所需的低頻信號(hào)源、單片機(jī)控制DDS芯片提供高頻段的信號(hào)源。用戶可通過(guò)3×6鍵盤(pán)選擇測(cè)量參數(shù)、和測(cè)量方式（手動(dòng)測(cè)試、自動(dòng)測(cè)試）的設(shè)定。采用輔助放大器法設(shè)計(jì)集成運(yùn)放參數(shù)的測(cè)試基本電路，根據(jù)設(shè)定的測(cè)量方式和測(cè)量參數(shù)，以單片機(jī)AT89S52和FPGA作為控制

25、核心，通過(guò)繼電器陣列來(lái)實(shí)現(xiàn)對(duì)測(cè)量電路選擇和測(cè)量量程的控制。測(cè)量結(jié)果經(jīng)濾波、同相放大、程控放大和A/D轉(zhuǎn)換電路送入控制核心運(yùn)算處理。最后的測(cè)量數(shù)據(jù)存儲(chǔ)在RAM中，同時(shí)在LCD上實(shí)時(shí)顯示.2.2總體實(shí)現(xiàn)框圖系統(tǒng)總體實(shí)現(xiàn)框圖如圖2-1所示：圖2-1 集成運(yùn)放參數(shù)測(cè)試儀系統(tǒng)總體框圖3、理論分析與計(jì)算3.1 運(yùn)放參數(shù)測(cè)量電路設(shè)計(jì)系統(tǒng)采用輔助放大器與被測(cè)器件構(gòu)成閉合環(huán)路測(cè)試方法，基本的測(cè)試原理按GB3442-82中規(guī)定的運(yùn)算放大器測(cè)試原理，這樣可以提高器件參數(shù)測(cè)試的精確度及可靠性。由于輔助放大器需滿足下列要求:a) 開(kāi)環(huán)增益應(yīng)大于60dB；b) 輸入失調(diào)電流及輸入偏置電流應(yīng)足夠?。籧) 輸入共模電壓范圍應(yīng)

26、足夠大，應(yīng)具有足夠的穩(wěn)定性。輔助運(yùn)放的性能對(duì)被測(cè)運(yùn)放的參數(shù)測(cè)量影響非常大，其性能不好可能會(huì)引起閉環(huán)回路的寄生振蕩。根據(jù)各種運(yùn)放的性能比較，本系統(tǒng)選擇AD620作為輔助運(yùn)放，現(xiàn)將其特性參數(shù)列入表1所示。表 1 AD620主要技術(shù)性能指標(biāo)最大輸入失調(diào)電流最大輸入偏置電流最大輸入失調(diào)電壓最小共模抑制比30Pa2.0nA125uV93dB3.1.1 標(biāo)準(zhǔn)測(cè)量電路的設(shè)計(jì):分析設(shè)計(jì)要求給出的測(cè)試原理圖，各參數(shù)的測(cè)量電路雖不同，但仍有大部分相同的部分。為使得測(cè)試方便，將四個(gè)參數(shù)的測(cè)試電路綜合到一個(gè)電路中，通過(guò)手動(dòng)按鍵來(lái)實(shí)現(xiàn)不同參數(shù)測(cè)試電路的選擇。3.1.2 系統(tǒng)自動(dòng)測(cè)量電路的設(shè)計(jì):在標(biāo)準(zhǔn)測(cè)試電路的基礎(chǔ)上，使

27、用繼電器代替按鍵控制電路的通斷選擇，這樣可以實(shí)現(xiàn)系統(tǒng)程控。另外加入單位增益帶寬測(cè)量電路，使其具有測(cè)量、和五個(gè)參數(shù)的選擇測(cè)量，可以保證在任一時(shí)刻選通任一種測(cè)量電路，測(cè)量其中某一參數(shù)。這樣可以將不同的測(cè)試電路簡(jiǎn)化為一個(gè)標(biāo)準(zhǔn)測(cè)試模板，避免了因不同電參數(shù)測(cè)試電路不同而使得測(cè)不同參數(shù)時(shí)需插拔待測(cè)芯片，符合實(shí)際測(cè)試儀的標(biāo)準(zhǔn)。具體實(shí)現(xiàn)電路如圖3-1:圖3-1 系統(tǒng)測(cè)量電路圖3.1.2.1輸入失調(diào)電壓的測(cè)量:由于運(yùn)放電路參數(shù)的不對(duì)稱，使得兩個(gè)輸入端都接地時(shí)，輸出電壓不為零，稱為放大器的失調(diào)。為了使輸出電壓回到零，就必須在輸入端加上一個(gè)糾偏電壓來(lái)補(bǔ)償這種失調(diào)，這個(gè)所加的糾偏電壓就叫運(yùn)算放大器的輸入失調(diào)電壓。即的

28、定義為放大器的輸入信號(hào)為零時(shí)，放大器的輸出電壓折合到輸入端的數(shù)值。繼電器狀態(tài)：K1接K2，K2接地,K3、K4接通，K6斷開(kāi), K7、K8接地。如圖 3-2.(圖中R8即為Rf, R2即為Ri, R5即為R).測(cè)量時(shí)圖中直流電路通過(guò)和接成閉合環(huán)路。通常的取值不超過(guò)100，>>，測(cè)得輔助運(yùn)放的輸出電壓為，則>> 第二項(xiàng)（誤差項(xiàng)）可忽略，則有輸入失調(diào)電壓一般有正、負(fù)之分，因不同的被測(cè)芯片而定。在設(shè)計(jì)測(cè)試環(huán)路時(shí)，要小，應(yīng)遠(yuǎn)小于被測(cè)運(yùn)放的輸入電阻，且遠(yuǎn)大于運(yùn)放的輸出電阻。環(huán)路放大倍數(shù)與被測(cè)輸入失調(diào)電壓范圍直接應(yīng)小于輔助放大器的輸出動(dòng)態(tài)范圍。 圖 3-2 輸入失調(diào)電壓的測(cè)量電路圖

29、3.1.2.2輸入失調(diào)電流的測(cè)量由于運(yùn)算放大器輸入級(jí)差動(dòng)放大器的對(duì)管不可能完全一致，兩管偏置電流和產(chǎn)生了偏差。輸入失調(diào)電流是指當(dāng)運(yùn)算放大器輸出電壓為零時(shí)，運(yùn)放輸人級(jí)兩管基極電流之差。繼電器狀態(tài)：K1接K2，K2接地,K3、K4斷開(kāi)，K6斷開(kāi), K7、K8接地。如圖 3-3.在K3、K4閉合時(shí)，測(cè)得輔助運(yùn)放的輸出電壓記為VL0 ；在K3、K4斷開(kāi)時(shí)，測(cè)得輔助運(yùn)放的輸出電壓記為VL1，則有：測(cè)試的電路除上述設(shè)計(jì)要求外，還應(yīng)滿足，而應(yīng)足夠大，以滿足的條件，但應(yīng)遠(yuǎn)小于被測(cè)放大器的輸入電阻。 圖3-3 輸入失調(diào)電流的測(cè)量電路圖3.1.2.3差模開(kāi)環(huán)交流電壓增益的測(cè)量:運(yùn)放工作于線性區(qū)時(shí)，其輸出電壓變化量

30、與差模輸入電壓變化量的比值，稱為差模開(kāi)環(huán)電壓增益， 。由于很大，輸入信號(hào)很小，加之輸入電壓與輸出電壓之間有相位差，從而引入了較大的測(cè)試誤差。實(shí)際測(cè)試中難以實(shí)現(xiàn)。測(cè)試開(kāi)環(huán)電壓增益時(shí)，都采用交流開(kāi)環(huán)，直流閉環(huán)的方法，本系統(tǒng)采用交流開(kāi)環(huán)的方法。繼電器狀態(tài)：K1斷開(kāi)，K2接地,K3、K4接通，K6斷開(kāi), K7接地, K8接5hZ信號(hào)源。如圖 3-4.整個(gè)電路構(gòu)成一個(gè)大的環(huán)路負(fù)反饋，信號(hào)從R9端輸入，根據(jù)虛短虛斷的概念，因?yàn)镽9上端與放大器的同相端相聯(lián)，為地電位.設(shè)信號(hào)源輸出的電壓為，測(cè)得輔助運(yùn)放輸出電壓為，則被測(cè)運(yùn)放的開(kāi)環(huán)電壓增益為： 圖3-4 差模開(kāi)環(huán)交流電壓增益的測(cè)量電路圖3.1.2.4共模抑制比

31、的測(cè)量理想的運(yùn)算放大器輸入共模信號(hào)時(shí)，輸出為零，但在實(shí)際的放大器中，總有共模信號(hào)輸出。輸出共模信號(hào)越小，說(shuō)明電路對(duì)稱性越好，運(yùn)放對(duì)共模干擾信號(hào)擬制能力越強(qiáng)。共模擬制比的定義為差模電壓增益與共模電壓增益之比，繼電器狀態(tài)：K1接K2，K2接5hZ信號(hào)源, K5接5hZ信號(hào)源, K3、K4接通，K6斷開(kāi), K7、K8接地。如圖 3-5.共模擬制比的測(cè)量采用共模輸入法交流測(cè)試，原理圖如圖3-5所示。根據(jù)電路近似得到 圖 3-5. 共模抑制比的測(cè)量3.1.2.5. 3dB帶寬的測(cè)量-3dB帶寬的測(cè)量，通過(guò)AD9851，產(chǎn)生高精確度的掃頻信號(hào)，然后通過(guò)隔直電容加到被測(cè)放大器的同相輸入端（放大器通過(guò)繼電器切

32、換接成單位增益組態(tài)），放大器的輸出信號(hào)通過(guò)隔直電容加到有效值轉(zhuǎn)換芯片的輸入端。掃頻信號(hào)從40kHz開(kāi)始逐漸增大，同時(shí)通過(guò)AD檢測(cè)有效值轉(zhuǎn)換芯片的輸出電壓，當(dāng)輸出電壓下降到原來(lái)的0.707倍時(shí)記下此時(shí)的頻率值既是-3dB帶寬截止頻率。繼電器狀態(tài)：K1接K2，K2、K5接掃頻信號(hào)源, K3、K4接通，K6接通, K7斷開(kāi), K8接地。如圖 3-6.圖 3-6. 3dB帶寬的測(cè)量3.2 DDS的實(shí)現(xiàn)3.2.1 DDS實(shí)現(xiàn)理論分析 在測(cè)量過(guò)程中需要兩種正弦信號(hào)：用于AVD、KCMR參數(shù)測(cè)量時(shí)要求信號(hào)源能輸出頻率為5Hz、輸出電壓有效值為4 V的正弦波信號(hào)，頻率與電壓值誤差絕對(duì)值均小于1%；用于BWG參

33、數(shù)測(cè)量時(shí)要求制作掃頻信號(hào)源，要求輸出頻率范圍為 40kHz4MHz，頻率誤差絕對(duì)值小于1%；輸出電壓的有效值為2V±0.2 V。DDS通常通過(guò)在CPLD或FPGA內(nèi)設(shè)置邏輯電路來(lái)實(shí)現(xiàn)(方案論證中已闡述實(shí)現(xiàn)原理)，主要由參考頻率源、相位累加器、正弦波采樣點(diǎn)存儲(chǔ)RAM、數(shù)模轉(zhuǎn)換器及低通濾波器構(gòu)成。設(shè)參考頻率源頻率為，計(jì)數(shù)容量為的相位累加器（為相位累加器的位數(shù)），若頻率控制字為，則DDS系統(tǒng)輸出信號(hào)的頻率為，而頻率分辨率為。由于要求輸出頻率誤差絕對(duì)值小于1%，即，若取32位的相位累加器，則 又輸出信號(hào)頻率 理論上可以達(dá)到MHz級(jí)的信號(hào)輸出，但用這種方法輸出高頻信號(hào)時(shí)存在問(wèn)題： DDS的輸出

34、需經(jīng)D/A轉(zhuǎn)換才能得到階梯波。對(duì)于高頻信號(hào)，如輸出4MHz的信號(hào)，采用40MHz的參考頻率源，每個(gè)周期也只能輸出10階梯，即使經(jīng)濾波，最后輸出波形也存在比較嚴(yán)重的失真。另外，要求D/A轉(zhuǎn)換后級(jí)的I-V轉(zhuǎn)換電路中的運(yùn)放具有很高的帶寬增益積和響應(yīng)速度。而且經(jīng)實(shí)際測(cè)試，自制DDS信源在輸出1MHz信號(hào)時(shí)幅值已經(jīng)很不穩(wěn)定。DDS專用集成芯片是基于DDS原理的集成芯片，具有轉(zhuǎn)換速度快、分辨率高、換頻速度快、頻帶寬等特點(diǎn)，性能遠(yuǎn)遠(yuǎn)由于在FPGA內(nèi)設(shè)計(jì)的頻率合成單元，應(yīng)用范圍廣。但經(jīng)測(cè)試發(fā)現(xiàn)利用DDS集成芯片產(chǎn)生的低頻信號(hào)不穩(wěn)定。綜合以上考慮，所以選擇分段實(shí)現(xiàn)DDS。5Hz的低頻信號(hào)由FPGA內(nèi)部的DDS來(lái)

35、提供，40kHz4MHz的高頻段掃頻信號(hào)由DDS集成芯片提供。本系統(tǒng)采用的集成芯片是AD9851。3.2.2 25Hz正弦信號(hào)產(chǎn)生模塊電路設(shè)計(jì)DDS實(shí)現(xiàn)的參數(shù)設(shè)計(jì)為達(dá)到輸出頻率為5Hz，考慮到實(shí)際低通濾波器性能的限制，由于晶振頻率為40MHz，輸入FPGA后分頻，作為2MHz的參考頻率源頻率，頻率控制字為10737，相位累加器的位數(shù)為32位，則理論輸出頻率為 2*106/232*10737=4.999805Hz4、功能電路設(shè)計(jì)4.1 信號(hào)源產(chǎn)生電路設(shè)計(jì):4.1.1 D/A轉(zhuǎn)換電路由于輸出信號(hào)為5Hz的穩(wěn)定低頻信號(hào)，對(duì)D/A轉(zhuǎn)換芯片的轉(zhuǎn)換速率要求很低，設(shè)計(jì)要求電壓值誤差絕對(duì)值小于1%，轉(zhuǎn)換位數(shù)為

36、8位的DAC0800芯片已經(jīng)足夠了。電路如圖4-1所示 圖4-1 DAC0800電路圖4.1.2、 低通濾波電路信號(hào)發(fā)生器的低通濾波部分用于濾除波形中由D/A產(chǎn)生的高頻分量，使輸出波形平滑?？紤]到系統(tǒng)工作時(shí)容易引入50Hz的工頻干擾，設(shè)計(jì)低通濾波器的截止頻率為25Hz，在保證5Hz輸出信號(hào)絕對(duì)不失真、平滑輸出波形的同時(shí)減小工頻干擾。電路采用兩級(jí)低通級(jí)聯(lián)來(lái)提高Q值。根據(jù)二階巴特沃茲有源濾波器設(shè)計(jì)表設(shè)計(jì)電路參數(shù)，綜合考慮取R1R2100k，C1、 C2分別取473和104的電容。電路圖如圖4-2所示。 圖4-3是其在MULTISIM2001中的仿真結(jié)果. 圖4-2 25hZ低通濾波器電路圖 圖4-

37、3 在MULTISIM2001中的仿真結(jié)果4.1.3 AD9851產(chǎn)生掃頻信號(hào)電路圖4.1.3.1 .1AD9851原理及掃頻輸出實(shí)現(xiàn)此頻率段的信號(hào)輸出采用DDS專用集成芯片AD9851實(shí)現(xiàn)，其內(nèi)部結(jié)構(gòu)如圖4-2所示。 圖4-4 AD9851 結(jié)構(gòu)框圖AD9851是超大規(guī)模DDS 集成芯片，它將32 位相位累加器、正弦函數(shù)功能查詢表、D/A變換器以及調(diào)制、控制電路等集成到一起，時(shí)鐘頻率可達(dá)180MHz，輸出信號(hào)頻率可達(dá)70MHz，分辨率為0.04Hz。AD9851可以產(chǎn)生頻譜純凈、頻率和相位都可編程控制且穩(wěn)定性號(hào)的模擬正弦波，這個(gè)正弦波可直接作為基準(zhǔn)信號(hào)源。為避免要求高速參考時(shí)鐘振蕩器, 在A

38、D9851電路內(nèi)部結(jié)構(gòu)中設(shè)計(jì)了一個(gè)6倍的參考時(shí)鐘乘法器。當(dāng)系統(tǒng)時(shí)鐘為180MHz時(shí)，輸入?yún)⒖紩r(shí)鐘只需要30MHz 即可。采用并行方式輸入頻率控制字到數(shù)據(jù)輸入寄存器中,對(duì)輸出正弦波的頻率進(jìn)行步進(jìn)控制就可實(shí)現(xiàn)掃頻輸出。AD9851內(nèi)部由5個(gè)輸入寄存器，存儲(chǔ)來(lái)自于外部數(shù)據(jù)總線的32位控制字。并行方式由5組8位控制字反復(fù)送入，前8位控制輸出相位，6倍頻器，電源休眠和輸入方式，其余各位構(gòu)成32 位頻率控制字，串行輸入以一個(gè)40 位的串行數(shù)據(jù)流經(jīng)過(guò)一個(gè)并行輸入總線輸入。由于要求在掃頻范圍40kHz4MHz內(nèi)的頻率分辨率為1kHz，所以如果以1kHz為頻率步進(jìn)的話，要步進(jìn)（4M40K）/1K=3960次。設(shè)

39、計(jì)要求掃頻時(shí)間10秒，所以，掃描速度最小為10s/3960=2.525ms，考慮到實(shí)測(cè)的芯片的情況，可以采用非等步長(zhǎng)的步進(jìn)，隨著頻率增加，步進(jìn)量也增加。頻率的誤差絕對(duì)值則可以由DDS集成芯片來(lái)保證。4.1.3.2 AD9851電路設(shè)計(jì)用AD9851作為DDS信號(hào)源，產(chǎn)生40Hz4MHz的掃頻信號(hào)，為避免高頻干擾，采用PCB板實(shí)現(xiàn)。PCB板的原理電路圖如圖4-5所示。圖4-5 AD9851PCB板電路圖4.1.3.3濾波電路設(shè)計(jì)在AD9851 D/A 轉(zhuǎn)換器輸出端與其內(nèi)部比較器輸入之間, 需要一個(gè)低通濾波器, 用于抑制諧波干擾。濾波器的截止頻率為MHz級(jí)，由于有源濾波電路中的運(yùn)放對(duì)輸入信號(hào)有帶寬

40、限制，故采用無(wú)源濾波器。根據(jù)歸一化設(shè)計(jì)表設(shè)計(jì)巴特沃茲無(wú)源濾波器，濾波電路如圖4-6所示。圖4-7是其在MULTISIM2001中的仿真結(jié)果. 圖4-6 12MHZ低通濾波器電路圖 圖4-7 其在MULTISIM2001中的仿真結(jié)果4.2 AGC電路與設(shè)計(jì):4.2.1 AGC電路設(shè)計(jì)為保證AD9851輸出的信號(hào)經(jīng)濾波網(wǎng)絡(luò)后帶內(nèi)平坦，則需要增加一級(jí)AGC電路。AGC電路的其特點(diǎn)為：當(dāng)輸入信號(hào)較強(qiáng)時(shí)，自動(dòng)將增益降低；當(dāng)信號(hào)較弱時(shí)，又使其增益自動(dòng)增高，從而保證輸出信號(hào)幅值的相對(duì)穩(wěn)定。本系統(tǒng)采用AD600構(gòu)成AGC電路。AD600為超低噪聲、精密控制的可變?cè)鲆娣糯笃?，最大增益誤差為0.5dB，增益范圍為

41、-1.07dB到+41.07dB（記為0dB到40dB），其增益(dB)與控制電壓成線性關(guān)系。因此可以通過(guò)控制電壓來(lái)控制放大器的增益。難點(diǎn)就是盡量濾出控制電壓的紋波及干擾，因?yàn)樾酒珹D600對(duì)控制電壓非常敏感，微小的電壓波動(dòng)就能造成輸出波形上下起伏。所以采用這種方案屏蔽和抗干擾措施很重要。AD600內(nèi)部利用負(fù)反饋技術(shù)來(lái)提高增益的準(zhǔn)確度，而且內(nèi)部的固定增益放大器不用處理幅度大的信號(hào)，這樣能減小失真。 AD600的基本增益為： 其中，為差分輸入電壓（V），的范圍為-625Mv+625mV。利用該芯片的特點(diǎn)，設(shè)計(jì)AGC電路如圖4-6所示。電路基本工作過(guò)程為： 圖4-6 AGC電路圖最后的測(cè)試結(jié)果為當(dāng)

42、輸入頻率在4kHz10MHz范圍內(nèi)、輸入幅值（峰峰值）在50mV1.5V范圍內(nèi)時(shí)，輸出的幅值都能穩(wěn)定在2.6V左右。4.2.2 后級(jí)放大電路設(shè)計(jì)設(shè)計(jì)要求掃頻信號(hào)輸出有效值為2V±0.2V，所以濾波后還需加一級(jí)精密調(diào)整放大電路?？紤]到信號(hào)頻率帶寬和帶負(fù)載能力，采用運(yùn)放AD811實(shí)現(xiàn)。具體電路如圖4-6所示。圖4-9 AD811后級(jí)放大電路4.3信號(hào)采集處理電路4.3.1AD637峰值檢波電路使用AD637在測(cè)量峰值系數(shù)高達(dá)10的信號(hào)時(shí)附加誤差僅為1%，且外圍元件少、頻帶寬。對(duì)于有效值為200mv的信號(hào)，-3dB帶寬為600KHz；對(duì)于有效值為1V的信號(hào)，-3dB帶寬為8MHz。同時(shí)，A

43、D637可對(duì)輸入信號(hào)的電平以dB形式表示，能夠計(jì)算多種波形的有效值、平均值、均方值和絕對(duì)值。該方案硬件簡(jiǎn)單，而且精度很高，效果理想。AD637的內(nèi)部結(jié)構(gòu)包括有源整流器(即絕對(duì)值電路)、平方/除法器、濾波放大器、獨(dú)立的緩沖放大器(緩沖放大器既可以作為輸入緩沖用，也可以構(gòu)成有源濾波器來(lái)濾除紋波，提高測(cè)量準(zhǔn)確度)、偏置電路五部分。AD637的基本應(yīng)用電路如圖4-8 所示. 圖 圖4-10 AD637基本電路圖4.3.2 濾波電路測(cè)量電路輸出結(jié)果需經(jīng)A/D采樣送入FPGA。經(jīng)測(cè)試，在有用信號(hào)波形上疊加了非常多的雜波，而有用信號(hào)本身就是非常微弱的小信號(hào)，從而嚴(yán)重的影響了信號(hào)的采集。觀察輸出波形，其中大部

44、分為50Hz的工頻干擾信號(hào)。由于測(cè)試時(shí)的信號(hào)源為5Hz的穩(wěn)定信號(hào)，為消除干擾，設(shè)計(jì)在輸出信號(hào)后加低通濾波電路，能完全通過(guò)5Hz的信號(hào)，并盡量多的濾除5Hz以上的高頻信號(hào)。理論設(shè)計(jì)為四階巴特沃茲濾波電路，10Hz為3dB衰減頻率點(diǎn)、50Hz衰減為50dB。根據(jù)濾波器設(shè)計(jì)表設(shè)計(jì)巴特沃茲低通濾波電路如圖4-11所示。此電路在Multisim中的仿真結(jié)果如圖4-12所示。圖4-11 10hz低通濾波器電路圖 圖4-12 其在MULTISIM2001中的仿真結(jié)果將此低通濾波接入系統(tǒng)后，信號(hào)的疊加噪聲基本被濾除，達(dá)到了設(shè)計(jì)的目的。4.3.3 放大電路濾波之后的波形幅值有可能因幅值很小而在A/D轉(zhuǎn)換采樣時(shí)精

45、度不高，所以應(yīng)將其放大到盡量逼近A/D的轉(zhuǎn)換量程。我們采用的是利用模擬開(kāi)關(guān)AD7503實(shí)現(xiàn)的程控放大電路。圖4-13 程控放大電路圖模擬開(kāi)關(guān)AD7503，數(shù)據(jù)線(A2、A1、A0)控制模擬開(kāi)關(guān)選通不同的接入電阻作為OP07的反饋電阻, 配合精密電位器，從而實(shí)現(xiàn)放大倍數(shù)分別為1/3、1、2、4、8。4.3.4 A/D轉(zhuǎn)換電路系統(tǒng)中對(duì)運(yùn)放測(cè)量參數(shù)的測(cè)試結(jié)果均需要經(jīng)A/D采用送入控制系統(tǒng)進(jìn)行處理和程控。由于測(cè)量參數(shù)結(jié)果多為小信號(hào)，為提高測(cè)量精度，同時(shí)根據(jù)設(shè)計(jì)，有兩路信號(hào)需采集，一路為、和的測(cè)量數(shù)據(jù)采集，另一路為參數(shù)測(cè)量時(shí)所需采集的峰值檢波值。綜合以上考慮，采用8通道 12位的MAX197實(shí)現(xiàn)A/D轉(zhuǎn)

46、換。MAX197的最小分辨精度可以達(dá)到5/4096=1.22mV ，有05V、010V、-55V、-1010V四種量程，我們根據(jù)實(shí)際測(cè)到的值選取了第一和第三種模式。同時(shí)采用了內(nèi)部時(shí)鐘和內(nèi)部基準(zhǔn)電源，因而可直接與單片機(jī)相連，電路簡(jiǎn)單.圖4- MAX197電路連接圖 5. 系統(tǒng)軟件設(shè)計(jì)5.1 FPGA設(shè)計(jì)有很多功能我們都可以在FPGA中實(shí)現(xiàn),這樣可以減少單片機(jī)的負(fù)荷量.為了充分以及合理利用FPGA和單片機(jī)的資源,我們?cè)贔PGA里設(shè)計(jì)了以下一些模塊:5.1.1 AD9851掃頻模塊該模塊提供了P0口的鎖存功能,最重要的是我們用軟件為AD9851設(shè)置了一個(gè)選通角CS5(AD9851本來(lái)是沒(méi)有CS的),

47、此舉的功效在于合理的分配P0的使用權(quán),以免造成數(shù)據(jù)對(duì)其他功能電路的干擾.(見(jiàn)圖5-1)圖5-1 AD9851掃頻模塊圖5.1.2.MAX197采樣模塊MAX197以寫(xiě)控制字寫(xiě)信號(hào)的下降沿來(lái)啟動(dòng)轉(zhuǎn)換，轉(zhuǎn)換完畢后INT端變低，可以中斷讀數(shù)，也可以查詢讀數(shù)?？刂谱帜芊奖愕脑O(shè)定工作模式，包括基準(zhǔn)模式和采樣時(shí)鐘的模式，而且每次轉(zhuǎn)換前都要重新寫(xiě)入控制字。MAX197的數(shù)據(jù)口是一個(gè)雙向口,在每次轉(zhuǎn)換的開(kāi)始,單片機(jī)必須向MAX197送控制字,轉(zhuǎn)換的時(shí)候,MAX197必須向單片機(jī)送數(shù)據(jù).為了解決雙向口的問(wèn)題,我們特地設(shè)計(jì)了此模塊.(見(jiàn)圖5-2)圖5-2 MAX197采樣模塊圖5.1.3.LCD顯示模塊以及鍵盤(pán)掃

48、瞄模塊LCD顯示以及鍵盤(pán)掃瞄我們選擇了放在FPGA里面處理,這樣可以很大程度上節(jié)省單片機(jī)的資源,以便讓單片機(jī)去處理更為重要的事情.圖4-3是我們?cè)O(shè)計(jì)的 LCD顯示模塊以及鍵盤(pán)掃瞄模塊.圖5-3 LCD顯示模塊以及鍵盤(pán)掃瞄模塊圖5.1.4 DDS信號(hào)產(chǎn)生模塊此模塊主要利用DDFS原理來(lái)產(chǎn)生5HZ的正弦波. 圖5-4 DDS發(fā)生模塊5.1.5繼電器與程控放大控制模塊本實(shí)驗(yàn)共有繼電器9個(gè),用FPGA來(lái)控制的話,會(huì)簡(jiǎn)單很多,效率也會(huì)高很多. 圖5-5 繼電器控制模塊5.2單片機(jī)設(shè)計(jì)部分我們所選擇的單片機(jī)是INTEL公司的89C55,此單片機(jī)功能全面,具有很強(qiáng)的通用性,簡(jiǎn)單易用,可操作性極強(qiáng).雖說(shuō)它的速

49、度比不上現(xiàn)在最新的一些單片機(jī),但是對(duì)于我們現(xiàn)在所設(shè)計(jì)的系統(tǒng),89C55單片機(jī)已經(jīng)能夠勝任了.單片機(jī)要完成的任務(wù)主要有兩部分: 一為基本工作,如LCD顯示,鍵盤(pán)掃描,各芯片的控制信號(hào),DDS的產(chǎn)生,二為智能控制,自動(dòng)測(cè)量部分.以下為單片機(jī)的流程圖.6系統(tǒng)調(diào)試及測(cè)試數(shù)據(jù)與分析6.1測(cè)試條件6.1.1 測(cè)試儀器清華同方計(jì)算機(jī)： 奔騰4 CPU + 128M內(nèi)存 + Windows XP操作系統(tǒng)直流穩(wěn)壓穩(wěn)流電源： 型號(hào) SG1733SB360M雙信道數(shù)字存儲(chǔ)示波器： 型號(hào) Tektronix TDS 1002數(shù)字信號(hào)源： 型號(hào) Agilent 33120A數(shù)字萬(wàn)用表： 型號(hào) FLUKE 45dual6

50、.1.2測(cè)試條件工作電源電壓： ±15V 測(cè)試環(huán)境溫度: 286.2 測(cè)試方法及測(cè)試結(jié)果測(cè)量方法：將待測(cè)器件放置再系統(tǒng)中的測(cè)試板上，通過(guò)觸摸屏或系統(tǒng)板上的按鍵設(shè)定待測(cè)的參數(shù)或自動(dòng)測(cè)量功能，記錄LCD上實(shí)時(shí)顯示的測(cè)量值。注: 由于設(shè)計(jì)要求、的測(cè)量范圍為040mV和04uA，而實(shí)際運(yùn)放的性能決定不可能達(dá)到此范圍，為驗(yàn)證本系統(tǒng)的測(cè)試范圍，人為改變被測(cè)運(yùn)放的環(huán)境參數(shù)（在被測(cè)運(yùn)放兩輸入端間加數(shù)十微微法小電容），使其、參數(shù)數(shù)據(jù)發(fā)生明顯增加，再放入測(cè)試系統(tǒng)進(jìn)行測(cè)試.待測(cè)器件測(cè)量電路(mv)(nA)AVD (dB)(dB)3db帶寬(khz)HA17741標(biāo)準(zhǔn)電路0.330.517*78.711*H

51、A17741自制電路0.3220.53083.9680.44126.1UA741CN標(biāo)準(zhǔn)電路1.235.50*67.283*UA741CN自制電路1.5914.48668.2768.0391.52LM741標(biāo)準(zhǔn)電路0.52990.119*74.33*LM741自制電路0.5560.18980.4175.2086.94LM356標(biāo)準(zhǔn)電路3.252.77*62.8*LM356自制電路3.8720.74760.9160.273.554(注: 上表格中* 表示我們未做這個(gè)方面的標(biāo)準(zhǔn)測(cè)試電路,故未測(cè)量,但是我們隨即的選擇做了三個(gè)標(biāo)準(zhǔn)測(cè)量電路,從上表可以看出,我們自制電路與標(biāo)準(zhǔn)電路的誤差在3%內(nèi),可謂說(shuō)精

52、度相當(dāng)?shù)母?其中LM356的數(shù)據(jù)有些偏差,主要原因是因?yàn)長(zhǎng)M356的性能很好,測(cè)量時(shí),更容易產(chǎn)生自激)我們對(duì)我們自制的兩個(gè)信號(hào)源進(jìn)行了測(cè)試,發(fā)現(xiàn)兩個(gè)信號(hào)源是相當(dāng)?shù)姆€(wěn)定,幾乎沒(méi)有什么偏差,誤差很好的控制在0.1%內(nèi)了6.3測(cè)試數(shù)據(jù)分析通過(guò)分析和調(diào)試實(shí)踐，影響閉環(huán)參數(shù)測(cè)試精度的原因主要有閉環(huán)系統(tǒng)不穩(wěn)定、工頻干擾、高頻、元件性能不良等，現(xiàn)分別分析如下：閉環(huán)系統(tǒng)不穩(wěn)定。閉環(huán)系統(tǒng)不穩(wěn)定是影響運(yùn)放閉環(huán)參數(shù)測(cè)試精度諸多原因中最主要的。所謂不穩(wěn)定主要是指系統(tǒng)閉環(huán)后有寄生振蕩，此時(shí)通常會(huì)在被測(cè)運(yùn)放或輔助運(yùn)放的輸出端檢測(cè)到寄生振蕩波形、在多次重復(fù)測(cè)試中表現(xiàn)數(shù)據(jù)不穩(wěn)定。 導(dǎo)致寄生振蕩的主要因素可能有：輔助運(yùn)放性能不良、閉環(huán)系統(tǒng)中的布線和相關(guān)器件存在的分布電容和分布電感（尤其是為了簡(jiǎn)化檢測(cè)電路而增加了由很多繼電器構(gòu)成的測(cè)量陣列增加了系統(tǒng)的分布參數(shù)）。6.3.1.1工頻干擾。50Hz工頻干擾最容易表現(xiàn)在和的測(cè)試上，因?yàn)檫@些參數(shù)的測(cè)試需要在被測(cè)運(yùn)放的輸入端接入電流采樣電阻，特別是高阻抗運(yùn)放的測(cè)試，采樣電阻的阻值相應(yīng)也要加大。這樣高的輸入