基于FPGA時分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計

1、文章編號100426410(2003)0220034204基于fpga時分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計勞有蘭,陳錦(廣西工學(xué)院電子信息與控制工程系,廣西 柳州545006 )摘要:介紹了一個基于美國al t era公司fpga芯片epf 10k 10l c84開發(fā)的時分復(fù)用數(shù)字基帶通信系統(tǒng)。該系統(tǒng)設(shè)計采用eda技術(shù)及自頂而下的設(shè)計思路,將時分復(fù)用主要硬件功能通過編程方式制作在兩片fpga芯片上 。該系統(tǒng)結(jié)構(gòu)簡單,成本低,性能穩(wěn)定,抗干擾能力強關(guān)鍵詞: eda ; v hdl ;時分復(fù)用;通信系統(tǒng)中圖分類號: t p277文獻標(biāo)識: a收稿日期: 2031203221作者簡介:勞有蘭(19662)

2、 ,女,廣西靈山縣人,廣西工學(xué)院實驗師 。1引言時分復(fù)用(tdm a) 數(shù)字基帶通信系統(tǒng)廣泛應(yīng)用于各種數(shù)字通信場合, 以實現(xiàn)信道的復(fù)用, 有效地傳送數(shù)字信息 。 對于 tdm a 系統(tǒng)的設(shè)計 , 工程上已有許多現(xiàn)成的電路及芯片可采用, 其設(shè)計關(guān)鍵包括位同步信號 , 幀同步信號的產(chǎn)生、 碼型變換及反變換、 防抖動等等 1。 在電子設(shè)計技術(shù)領(lǐng)域, 大規(guī)?？删幊踢壿嬈骷pldfpga 的廣泛應(yīng)用 , 為數(shù)字系統(tǒng)的設(shè)計帶來極大的靈活性。 由于該器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和工作方式進行重構(gòu), 使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。 正是基于這樣優(yōu)越的eda 技術(shù)背景 , 本文采用 v

3、hdl語言 , 成功地對時分復(fù)用數(shù)字基帶通信系統(tǒng)的主要關(guān)鍵硬件電路信號變換、 位同步和幀同步信號、 信號終端進行了邏輯描述, 并通過 eda 軟件 m a xplu s及開發(fā)工具g w 48 成功地將系統(tǒng)的硬件編程代碼下載到用于發(fā)送和接收的兩片fpga 芯片上 。 由于高度集成化,使得本系統(tǒng)整體性及可靠性大大提高,系統(tǒng)抗干擾能力也大大增強。2系統(tǒng)功能 、 結(jié)構(gòu)及工作原理本系統(tǒng)由發(fā)送端、 傳送信道及接收端構(gòu)成。 系統(tǒng)框圖見圖1。圖1系統(tǒng)組成原理框圖s-ou t時分復(fù)用信號, bs-ou t位同步信號, fs-ou t幀同步信號第14卷第2期廣西 工 學(xué) 院 學(xué) 報v ol114n o122003

4、年6月jou rnalo f guan gx iuniv ersit y o f t echnologyjune12003? 1995-2005 tsinghua tongfang optical disc co., ltd. all rights reserved.發(fā)送系統(tǒng)由碼型生成器、 頻率發(fā)生器 、 輸入數(shù)據(jù)顯示等部分構(gòu)成。 其中碼型生成器已通過編程方式開發(fā)在 1 片 epf10k10l c84 芯片上 。按實際設(shè)計要求系統(tǒng)輸入信號一幀中有24 個時序 , 其中八個時序為幀同步碼 , 16 個時序為數(shù)字信息碼。 系統(tǒng)幀結(jié)構(gòu)見圖2 2 。圖2幀結(jié)構(gòu)接收系統(tǒng)由位同步單元、 幀同步單元 、 終

5、端單元及輸出數(shù)據(jù)顯示單元構(gòu)成, 其中位同步單元 、 幀同步單元和終端單元也是通過編程方式開發(fā)在另一片epf 10k10lc84 芯片上 。 同時為了便于觀測及調(diào)試, 系統(tǒng)設(shè)置了信號源測試點s_ou t , 位同步測試點bs_ou t , 幀同步測試點fs_ou t , 各測試點能測試到相應(yīng)的信號。系統(tǒng)硬件原理圖見圖3。 芯片epf10k10l c84 包括 84 個可用i o口, 可集成度為12000 個邏輯門 , 采用 + 5 v 單電源 3 。 在發(fā)送端 , 其邏輯功能包括: (1)接受來自信號輸入的信息, 預(yù)設(shè)置所傳輸?shù)男盘柡托盘査殡S的標(biāo)志 ; (2)對輸入的頻率進行分頻; (3) 把

6、按鍵輸入的并行信號轉(zhuǎn)換成串行輸出信號s_ou t。 在接收端 , epf10k10l c84 芯片功能包括 : (1) 位同步信號產(chǎn)生; (2) 幀同步信號產(chǎn)生; (3) 數(shù)字終端功能 。 它接收來自信道的s_ou t 信號 , 并把時分復(fù)用的兩路數(shù)據(jù)信號分離出來。圖3系統(tǒng)主要硬件原理圖3軟件設(shè)計系統(tǒng)軟件用vhdl語言編制 , 它完成庫定義端口、 說明信號定義及各功能模塊邏輯功能的描述。在硬件設(shè)計的電路級 、 邏輯門級 、 寄存器級以及系統(tǒng)級都可以用行為模型描述, 按結(jié)構(gòu)分解的方式可以把硬件設(shè)計一直分解到電路級, 分解得到的最小模塊也具有行為域的模型。 時分復(fù)用數(shù)字基帶系統(tǒng)可以分為碼型生成器、

7、 位同步 、 幀同步和數(shù)字終端。 采用相應(yīng)的硬件語言的語句可描述每一個功能模塊。在 v hdl編程中 , 各功能模塊在程序中的地位是并行的, 分別由相應(yīng)的p rocess和例化語句來完成。這些語句不必同時存在, 每一語句模塊都可以獨立異步運行, 模塊之間并行運行, 并通過信號交換信息。?發(fā)送系統(tǒng)的設(shè)計: 分頻器輸出一個分頻信號, 即 24 個時序輸入。 其中的8 個時序為幀標(biāo)志s1(x1110010)的輸入 。?接收系統(tǒng)的設(shè)計: 從接收系統(tǒng)中恢復(fù)相應(yīng)的數(shù)據(jù)信號, 它包括位同步模塊, 幀同步模塊和數(shù)字終端模塊等三個部分 。53第2期勞有蘭等:基于fpga時分復(fù)用數(shù)字基帶通信系統(tǒng)的設(shè)計? 1995

8、-2005 tsinghua tongfang optical disc co., ltd. all rights reserved.?位同步: 位同步的作用是在接收端產(chǎn)生與接收碼元的重復(fù)頻率和相位一致的定時脈沖序列。 時分復(fù)用通信系統(tǒng)不要求輸入信號一定是周期信號或準(zhǔn)周期信號。為了體現(xiàn)eda 的特點 ,本設(shè)計采用了觸發(fā)器型數(shù)字環(huán) , 它捕捉時間短 , 抗噪能力強 。?幀同步: 在時分復(fù)用系統(tǒng)中, 為了正確地傳輸信息,必須在信息碼流中插入一定數(shù)量的幀同步碼, 可以集中插入 、 也可以分散插入 。 幀同步的作用是在接收端產(chǎn)生與截止時刻相一致的定時脈沖序列, 在此采用連貫式插入法的巴克碼識別器來實現(xiàn)

9、。?數(shù)字終端: 接收碼型生成器輸出信號、 位同步信號和幀同步信號。 把兩路數(shù)據(jù)信號從時分復(fù)用信號中分離出來 , 1 個 8 路并行數(shù)據(jù)信號分兩次顯示。4功能仿真 、 下載及硬件調(diào)試411仿真在完成系統(tǒng)動作功能的v hdl語言描述后 , 在m axlpus軟件上即可對程序進行編譯、 優(yōu)化 , 在邏輯功能下載之前 , 有必要對系統(tǒng)功能進行仿真, 由于本系統(tǒng)功能簡單, 設(shè)計過程主要對發(fā)送部分碼型生成器信號(s_ou t) , 接收部分位同步信號(bs_ou t)、 幀同步信號(fs_ou t) 和分離數(shù)據(jù)進行仿真。 然后對仿真結(jié)果進行分析 、 調(diào)試。m axlpus對發(fā)送系統(tǒng)時分復(fù)用輸出信號s_ou

10、 t的仿真結(jié)果如圖4。圖4時分復(fù)用輸出信號s_ou t的仿真結(jié)果 clk 是系統(tǒng)輸出的脈沖頻率, 因頻率太高 , 在此無法顯示其標(biāo)準(zhǔn)的方波波形。 s3 是輸入的第一個八路信號 , 從低到高為(11110010, 00001010, 10001010, 01001010)。 s2 是輸入的第二個八路信號, 從低到高為(00101100, 10101100, 01101100, 11101100)。s1 是輸入的巴克碼信號, 從低到高為(11110010) 最低位是無意義位 。s_ou t是 時 分 復(fù) 用 輸 出 信 號。 從 波 形 分 析 得 到 的 二 進 碼 為 ( 1111001011

11、11001000101100,111100100000101010101100, 111100100001010011011001, 111100100100101011101100)。 通過對比可以得出s_ou t所輸出的信號是正確的, 因此仿真結(jié)果符合設(shè)計要求。m axlpus對位同步信號bs_ou t、 幀同步信號fs_ou t 和數(shù)字終端分離數(shù)據(jù)的仿真結(jié)果如圖5。圖5接收端仿真結(jié)果 clk 是系統(tǒng)輸出的脈沖頻率。s_ou t 為傳輸過來的信號, 也就是接收系統(tǒng)的輸入端的信號。 bs_ou t為位同步輸出信號。 s_ou t 每來一個信號 , 位同步就產(chǎn)生一個脈沖。 fs_ou t 是幀

12、同步信號的輸出端, 輸出的信號就是傳輸信號經(jīng)過與巴克碼比較產(chǎn)生的一個脈沖信號。 每隔一段時間就有一幀信號來, 因此它的信號是周期性輸出的,只要不存在巴克碼這個標(biāo)志, 它才沒有脈沖信號。d ata0 是第一個八路數(shù)據(jù)輸出端。d ata1是 第 二 個 八 路 數(shù) 據(jù) 輸 出 端。 從 仿 真 的 結(jié) 果 來 看 輸 入 的 信 號 是 ( 111100101111001000101100,111100100000101010101100, 111100101000101001101100)。 輸出的第一個八路數(shù)據(jù)以十六進制表示為4f,63廣西工學(xué)院學(xué)報2003年6月? 1995-2005 tsi

13、nghua tongfang optical disc co., ltd. all rights reserved.50, 51。 輸出的第二個八路數(shù)據(jù)以十六進制表示為34, 35, 36。 分析結(jié)果基本上符合預(yù)定的結(jié)果。通過對多個仿真結(jié)果分析, 程序在執(zhí)行中有以下幾個特點: (1)時鐘脈沖必須經(jīng)過分頻后才能作為其它時鐘脈沖使用 。(2) 位同步信號出現(xiàn)了7, 8ns的跳變 ,但是沒有影響仿真結(jié)果。(3) 數(shù)據(jù)分離要在第一個幀信號標(biāo)志 s1(x1110010) 出現(xiàn)后才能分離, 這樣才不會出現(xiàn)錯誤數(shù)據(jù)。412程序的下載及調(diào)試仿真結(jié)果通過后, 再進行程序的適配、 下載和調(diào)試 。 調(diào)試時把發(fā)送部分

14、與接收部分連接起來進行系統(tǒng)調(diào)試。檢測各測試點信號是否正確。在調(diào)試中 , 硬軟件要結(jié)合起來。由于芯片可以高度集成。問題一般出現(xiàn)在軟件上 ,故在調(diào)試中軟件參數(shù)的更改是最重要的。5結(jié)束語本設(shè)計是基于fl ex 芯片 epf10k10l c84, 采用 eda 技術(shù)及 v hdl 語言開發(fā)設(shè)計的時分復(fù)用數(shù)字基帶通信系統(tǒng) , 在芯片設(shè)計過程中采用了自頂而下的設(shè)計方法, 整個系統(tǒng)具有結(jié)構(gòu)簡單, 性能穩(wěn)定 , 有效性 、 可靠性高 。 除此之外其優(yōu)點還體現(xiàn)在設(shè)計者不受芯片結(jié)構(gòu)的影響, 避免了重復(fù)設(shè)計, 縮短了開發(fā)周期; 設(shè)計的模塊化 , 提高了軟硬件的組合度, 使設(shè)計成果可以重復(fù)利用; 在選擇實現(xiàn)系統(tǒng)的目標(biāo)

15、器件的類型、 規(guī)模、 硬件結(jié)構(gòu)等方面具有更大的自由度; 總的設(shè)計方案和功能結(jié)構(gòu)被確定后, 就可以進行多人多任務(wù)的并行工作方式,擴大了設(shè)計的規(guī)模, 提高了設(shè)計的效率。參考文獻 1 樊昌信,詹道庸,徐炳祥等 1 通信原理m 1 北京:國防工業(yè)出版社, 20011 2 王福昌,潘曉明 1 通信原理實驗m 1 武漢:華中理工大學(xué)出版社, 19991 3 潘松,王國棟 1v hdl實用教程m 1 成都:電子科技大學(xué)出版社, 20001a design of tom a digital commun ication system based on fpga ch iplaoyou 2lan, ch en

16、jin(d ept1 of electric info rmation and con trol engineering , guangx iu niversityof technology, l iuzhou 545006, ch ina)abstract : a tdm a digitalcommunication system is introduced based on the fpgachip developed byepf 10k10lc84 of am erican al tera company1 t he train though t of the design of the system is to useedatechnology and fromtop to bottom , and the m ain functi on of tdm a can be m ade on two fpgachips by p rogramm ing1the structu re of the sy