全天候溫度紀錄儀的設(shè)計與FPGA實現(xiàn)控溫項目方案

1、全天候溫度紀錄儀的設(shè)計與 FPGA 實現(xiàn)控溫項目方案一、設(shè)計相關(guān)1.1 設(shè)計題目全天候溫度紀錄儀的設(shè)計與FPGA 實現(xiàn)1.2 選題背景當今電子產(chǎn)品正向功能多元化， 體積最小化， 功耗最低化的方向發(fā)展。 它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別是大量使用大規(guī)?？删幊踢壿嬈骷?， 使產(chǎn)品的性能提高， 體積縮小，功耗降低同時廣泛運用現(xiàn)代計算機技術(shù)， 提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。 FPGA 開發(fā)技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)?；?Verilog HDL 語言的設(shè)計開發(fā)更是靈活多變，容易上手，方便開發(fā)人員開發(fā)新產(chǎn)品。時代在發(fā)展，人們的物質(zhì)生活水

2、平在不斷提高，新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異。 可以毫不夸的說， 電子技術(shù)的應(yīng)用無處不在， 電子技術(shù)正在不斷地改變我們的生活， 改變著我們的世界。 一個方便實用的溫度計對于大眾來說更是生活中不可或缺的一件產(chǎn)品。美國 ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上最新的 QUARTUS 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計本節(jié)將從FPGA 嵌入式應(yīng)用開發(fā)技術(shù)與溫度計發(fā)展的客觀實際出發(fā)， 通過對該技術(shù)發(fā)展狀況的了解，以及課題本身的需要， 指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計全天候溫度記錄儀的設(shè)計與實現(xiàn)的必要性。1.3

3、 設(shè)計要求本設(shè)計要求設(shè)計一個溫度計，通過溫度傳感器（DS18B20）周期的測量溫度數(shù)據(jù)，同時將數(shù)據(jù)存儲在EEPROM AT24C02 中，在需要讀取數(shù)據(jù)溫度紀錄時，讀出溫度紀錄至板載LCD （1602）液晶顯示器顯示。二、系統(tǒng)設(shè)計2.1 系統(tǒng)設(shè)計圖圖 2-1 系統(tǒng)設(shè)計圖2.2 系統(tǒng)設(shè)計說明本設(shè)計是基于FPGA 的溫度記錄儀，整體系統(tǒng)設(shè)計如下，首先由FPGA 控制器驅(qū)動 DS18B02 溫度傳感器對當前溫度進行周期性采集，并且對采集到的數(shù)據(jù)進行處理，然后存入EEPROM AT24C02 只讀存儲器，最后利用LCD1602 液晶顯示屏進行顯示。 同時本系統(tǒng)通過向用戶提供按鍵，方便用戶讀取歷史溫度記

4、錄。三、硬件設(shè)計3.1FPGA 簡介3.1 1FPGA 芯片的介紹FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同， 只是實現(xiàn)原理略有不同， 所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件。3.12FPGA 基本結(jié)構(gòu)FPGA 具有可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設(shè)計。FPGA 一般由 3 種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器 S

5、RAM 組成。這 3 種可編程電路是： 可編程邏輯模塊、 輸入 / 輸出模塊（ IOB-I/O Block ）和互連資源?？删幊踢壿嬆K CLB 是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/ 輸出模塊（ IOB ）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周； 可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個 CLB 之間或 CLB 、IOB 之間以及 IOB 之間連接起來，構(gòu)成特定功能的電路。(1 ) CLB 是 FPGA 的主要組成部分。圖3-1 是 CLB 基本結(jié)構(gòu)框圖，它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇

6、器等電路組成。CLB 中 3 個邏輯函數(shù)發(fā)生器分別是 G、F 和 H，相應(yīng)的輸出是 G、 F和 H。G 有 4 個輸入變量 G1、G2、G3 和 G4；F 也有 4 個輸入變量 F1、F2、F3 和 F4。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn) 4 輸入變量的任意組合邏輯函數(shù)。 邏輯函數(shù)發(fā)生器 H 有 3 個輸入信號；前兩個是函數(shù)發(fā)生器的輸出 G和 F，而另一個輸入信號是來自信號變換電路的輸出H1。這個函數(shù)發(fā)生器能實現(xiàn)3 輸入變量的各種組合函數(shù)。這 3 個函數(shù)發(fā)生器結(jié)合起來，可實現(xiàn)多達9 變量的邏輯函數(shù)。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB部數(shù)據(jù)選擇器的編程，

7、邏輯函數(shù)發(fā)生器G、F 和H 的輸出可以連接到CLB輸出端 X 或 Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供， 從而實現(xiàn)所需的電路結(jié)構(gòu)。CLB 中的邏輯函數(shù)發(fā)生器F 和 G 均為查找表結(jié)構(gòu)，其工作原理類似于ROM 。F 和 G 的輸入等效于 ROM 的地址碼，通過查找的組合邏輯函數(shù)輸出。另一方面，邏輯函數(shù)發(fā)生器ROM 中的地址表可以得到相應(yīng)F 和 G 還可以作為器件高速RAM 或小的可讀寫存儲器使用，它由信號變換電路控制。(2) 輸入 / 輸出模塊 IOB。 IOB 提供了器件引腳和部邏輯陣列之間的連接。它主要由輸入

8、觸發(fā)器、輸入緩沖器和輸出觸發(fā) / 鎖存器、輸出緩沖器組成。每個 IOB 控制一個引腳，它們可被配置為輸入、輸出或雙向I/O 功能。當IOB 控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX ，另一路經(jīng)延時幾納秒（或者不延時）送到輸入通路D 觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB 陣列的 I1 和 I2 是來自輸入緩沖器，還是來自觸發(fā)器。圖 3-1 CLB 基本結(jié)構(gòu)當 IOB 控制的引腳被定義為輸出時， CLB 陣列的輸出信號 OUT 也可以有兩條傳輸途徑：一條是直接經(jīng) MUX 送至輸出緩沖器，另一

9、條是先存入輸出通路 D觸發(fā)器，再送至輸出緩沖器。IOB 輸出端配有兩只MOS 管，它們的柵極均可編程，使MOS 管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC 、地線或者不接通，用以改善輸出波形和負載能力。(3) 可編程互連資源 IR?？删幊袒ミB資源 IR 可以將 FPGA 部的 CLB 和 CLB之間、 CLB 和 IOB 之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR 主要由許多金屬線段構(gòu)成， 這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。3.13FPGA 一般設(shè)計流程圖 3-2 FPGA 設(shè)計流程圖3.2LCD1602 液晶顯示3.21LCD 1602 實物顯示：圖 3-3 LCD

10、1602 實物圖3.22功能： 用來顯示當前的溫度值，和顯示查詢的溫度值。3.23接口信號說明 ：表 3-1 接口信號表3.24時序圖圖 3-4 時序圖3.25LCD 1602 指令1) 0X38 設(shè)置為 16*2 顯示， 5*7 點陣， 8 位數(shù)據(jù)接口2) 0X0C 說明 這里 0C 表示的是開顯示，不顯示光標，光標不顯示，完整描述如下：指令碼： 00001DBCD=1 開顯示D=0 關(guān)顯示C=1 顯示光標C=0 不顯示光標B=1 光標閃爍B=0 光標不閃爍3.3DS18B20 溫度傳感器3.31DS18B20 實物圖圖 3-5 DS 18B20 實物圖3.32功能： 采集當前周圍溫度信息值

11、。3.33DS18B20 接口引腳信息表 3-2 接口引腳圖序號名 稱引腳功能描述1GND地信號2DQ數(shù)據(jù)輸入 /輸出引腳。開漏單總線接口引腳。當被用著在寄生電源下，也可以向器件提供電源。3VDD可選擇的 VDD 引腳。當工作于寄生電源時，此引腳必須接地。3.34DS18B20 的讀寫操作圖 3-6 寫操作寫時隙分為寫 "0" 和寫 "1", 時序如圖， 在寫數(shù)據(jù)時間間隙的前15us 總線需要是被控制器拉置低電平，而后則將是芯片對總線數(shù)據(jù)的采樣時間，采樣時間在15-60us，采樣時間如果控制器將總線拉高則表示寫1，如果控制器將總線拉低則表示寫0。每一位的

12、發(fā)送都應(yīng)該有一個至少15us的低電平起始位隨后的數(shù)據(jù)0或 1應(yīng)該在45us 完成。整個位的發(fā)送時間應(yīng)該保持在60-120us，否則不能保證通信的正常。3.35DS18B20 的讀操作圖 3-7 讀操作讀時隙時也是必須先由主機產(chǎn)生至少1us 的低電平，表示讀時間的起始。隨后在總線被釋放后的15us 中 DS18B20 會發(fā)送部數(shù)據(jù)位。 注意必須要在讀間隙開始的 15us 讀數(shù)據(jù)為才可以保持通信的正確。通信時，字節(jié)的讀或?qū)懯菑母呶婚_始的，即 A7 到 A0 ?？刂破麽尫趴偩€，也相當于將總線置1。3.4AT24C02 讀寫模塊3.41IIC總線協(xié)議簡介IIC 總線是一種由 PHILIPS 公司開發(fā)的

13、兩線式串行總線， 用于連接微控制器及其外圍設(shè)備。 IIC 總線是由數(shù)據(jù)線 SDA 和時鐘 SCL 構(gòu)成的串行總線，可發(fā)送和接收數(shù)據(jù)。在 CPU 與被控 IC 之間、 IC 與 IC 之間進行雙向傳送，最高傳送速率100kbps。IIC 總線在傳送數(shù)據(jù)過程中共有三種類型信號，它們分別是：開始信號、結(jié)束信號和應(yīng)答信號。開始信號： SCL 為高電平時， SDA 由高電平向低電平跳變，開始傳送數(shù)據(jù);結(jié)束信號： SCL 為高電平時， SDA 由低電平向高電平跳變，結(jié)束傳送數(shù)據(jù);應(yīng)答信號：接收數(shù)據(jù)的 IC 在接收到 8bit 數(shù)據(jù)后，向發(fā)送數(shù)據(jù)的 IC 發(fā)出特定的低電平脈沖，表示已收到數(shù)據(jù)。 CPU 向受

14、控單元發(fā)出一個信號后，等待受控單元發(fā)出一個應(yīng)答信號， CPU 接收到應(yīng)答信號后，根據(jù)實際情況作出是否繼續(xù)傳遞信號的判斷。若未收到應(yīng)答信號，由判斷為受控單元出現(xiàn)故障。3.42AT24C02 簡介AT24C02 是一個 2K 位串行 CMOS E2PROM，部含有 256 個 8 位字節(jié)，該器件通過IIC 總線接口進行操作。通過器件地址輸入端A0、A1 和 A2 可以實現(xiàn)將最多 8 個 AT24C02 器件連接到 IIC 總線上。AT24C02 的存儲容量為 2KB ，容分成 32 頁，每頁 8B，共 256B，操作時有兩種尋址方式：芯片尋址和片子地址尋址。芯片尋址：AT24C02 的芯片地址為

15、1010，其地址控制字格式為 1010A2A1A0R/W 。其中 A2 ， A1， A0 可編程地址選擇位。 A2 ，A1， A0 引腳接高、低電平后得到確定的三位編碼，與1010形成7 位編碼，即為該器件的地址碼。R/W為芯片讀寫控制位，該位為0，表示芯片進行寫操作。片子地址尋址： 芯片尋址可對部256B中的任一個進行讀/寫操作，其尋址圍為 00FF，共 256 個尋址單位。對 AT24C02 的基本操作有字節(jié)寫，連續(xù)讀。操作時序如下：圖 3-8 字節(jié)寫圖 3-9 連續(xù)讀3.43模塊驅(qū)動方案：在主模塊里例化了3 個子模塊，簡單說一下各個模塊的功能：串口發(fā)送模塊：負責(zé)將FPGA 通過IIC 接

16、口讀取AT24C02 的數(shù)據(jù)通過串口發(fā)送給PC，這樣我們就可以通過串口調(diào)試助手查看讀到的數(shù)據(jù)與寫入的數(shù)據(jù)是否一致來調(diào)試。IIC 控制命令產(chǎn)生模塊：負責(zé)發(fā)送控制命令如連續(xù)讀、隨機讀、字節(jié)寫及頁寫等給 IIC 發(fā)送與接收模塊，該模塊不與AT24C02 直接打交道。IIC 發(fā)送與接收模塊： 根據(jù)接收到 IIC 控制命令產(chǎn)生模塊發(fā)送的控制命令來操作 AT24C02，該模塊與 AT24C02 直接打交道。3.5按鍵模塊設(shè)計K1 復(fù)位鍵：按下復(fù)位鍵所有模塊進入復(fù)位狀態(tài)。E2PROM AT24C02 不清零。K2 上翻頁：查詢上一個計數(shù)周期的采集值。K3 下翻頁：查詢下一個計數(shù)周期的采集值。以下是按鍵和復(fù)位

17、電路圖圖 3-10 按鍵圖圖 3-11 復(fù)位圖四、軟件設(shè)計4.1 Quartus II軟件介紹Quartus II 是 Altera 公司的綜合性 PLD/FPGA 開發(fā)軟件，支持原理圖、VHDL 、VerilogHDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計輸入形式，嵌自有的綜合器以及仿真器， 可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。軟件界面如圖：圖 4-1 軟件界面圖4.2 系統(tǒng)架構(gòu)圖圖 4-2 系統(tǒng)架構(gòu)圖4.3 系統(tǒng)控制器4.31 作用主要負責(zé)各個模塊復(fù)位與啟動，數(shù)據(jù)采集與處理以及任務(wù)調(diào)度等工作。當出現(xiàn)復(fù)位信號時，

18、所有模塊進入復(fù)位狀態(tài)，但AT24C02 不清零。針對 AT24C02 的數(shù)據(jù)可以采用上翻頁和下翻頁組合按鍵，同時按下進行清零。4.32 實現(xiàn)方法（1）、做出各模塊驅(qū)動（部分代碼見代碼附錄）。（2）、制作計數(shù)器當產(chǎn)生周期性信號時，控制器讀取DS18B20 數(shù)據(jù)，在控制器部進行處理，將處理完的結(jié)果送入E2PROM 進行存儲，同時送入LCD1602 進行顯示。當按鍵信號出現(xiàn)時，分為以下兩種。1、復(fù)位信號，上面已經(jīng)解釋，不再贅述；2、K2 和 K3 單個出現(xiàn)信號，若沒有周期信號，直接讀取E2PROM 數(shù)據(jù)，送入 LCD 1602 顯示；若有周期信號， 進行等待，固定等待 1S，重復(fù)上述工作 3、當 K

19、2 或 K3 同時按下時，無需判斷周期性信號，直接清零?？刂破飨?ROM 發(fā)送操作指令，進行溫度轉(zhuǎn)換，讀寫操作，周期性數(shù)據(jù)采集使用計數(shù)器產(chǎn)生周期性采集信號，具體周期時間暫定為5 分鐘。4.4 系統(tǒng)調(diào)試在系統(tǒng)調(diào)試時，我們使用的是Altera 公司的 Cyclone IV EP4CE40F23I7 。在本系統(tǒng)中用到復(fù)位電路、電源電路、時鐘電路、JTAG 下載電路、 DS18B20 傳感器電路、 1602LCD 液晶顯示屏和 AT24C02 存儲器等主要電路。具體的硬件調(diào)試過程中，有很多細節(jié)時要注意，首先插上JTAG 下載線，然后打開系統(tǒng)的電源。因為系統(tǒng)的時鐘頻率直接影響本設(shè)計的各個模塊的正常運行，

20、所以一定要把時鐘選正確。做好準備工作以后，系統(tǒng)上電，使用Quartus II 選取EP4CE40F23I7 型的FPGA 器件，進行編譯。編譯之后，將綜合生成的配置文件使用JTAG 下載到開發(fā)板上。然后進行實物驗證：上電后，各個模塊正常工作，LCD1602顯示溫度值，五分鐘更新一次。按下K1 鍵各個模塊復(fù)位，此時AT24C02 不清零， K2 和K3 同時按下模塊復(fù)位和AT24C02 清零。與預(yù)期基本相同，符合題目要求。五、代碼附錄5.1頂層模塊module Temperate(CLK,RST_n,K1,K2,K3,LCD_DATA,LCD_RW,LCD_RS,LCD_EN,LCD_B,one

21、_wire;Tem,SCL,SDA,LED,TXD)input CLK;input RST_n;input K1;input K2;input K3;output 7:0LCD_DATA;output LCD_RW;output LCD_RS;output LCD_EN;output LCD_B;reg 7:0LCD_DATA;reg LCD_RW;reg LCD_RS;reg LCD_EN;inout one_wire;output 15:0Tem;inout SDA;output SCL;output LED;output TXD;assign LCD_B=1;LCD1602 U0(.CL

22、K(CLK),.RST_n(RST_n),.LCD_RW(LCD_RW),.LCD_RS(LCD_RS),.LCD_EN(LCD_EN),.LCD_B(LCD_B),.LCD_DATA(LCD_DATA);DS18B20 U1(.CLK(CLK),.RST_n(RST_n),.Tem(Tem);wire 7:0wr_data;wire 7:0wr_rd_addr;wire 7:0data_out;AT24C02_Ctrl U2(.CLK50M(CLK),.RST_n(RST_n),.SDA(SDA),.SCL(SCL),.LED(LED),.TXD(TXD);endmodule5.2LCD 驅(qū)

23、動部分代碼module lcm(CLOCK_50, LCD_DATA, LCD_RW, LCD_RS, LCD_EN,LCD_BLON );input CLOCK_50;output 7:0LCD_DATA;output LCD_RW;output LCD_RS;output LCD_EN;output LCD_BLON;reg7:0LCD_DATA;regLCD_RW ;regLCD_RS;regLCD_EN;regclk_1k=1'b0;reg 20:0counter=0;reg 10:0counter1=0;assign LCD_BLON=1;always(posedge CLO

24、CK_50)if(counter=25000)beginclk_1k<=clk_1k;counter<=0;endelse counter<=counter+1;always(posedge clk_1k)/beginif(counter1<1023)counter1<=counter1+1;casex (counter1)400:beginLCD_DATA<=8'b00111000; /0x38 設(shè)置顯示模式 LCD_RW<=1'b0;LCD_RS<=1'b0;end401:LCD_EN<=1'b1;410

25、:/0x0cbeginLCD_DATA<=8'b00001100;LCD_RW<=1'b0;LCD_RS<=1'b0;end411:LCD_EN<=1'b1;420:begin/0x01LCD_DATA<=8'b00000001;LCD_RW<=1'b0;LCD_RS<=1'b0;end421: LCD_EN<=1'b1;430: begin /0x06 1 LCD_DATA<=8'b00000110;LCD_RW<=1'b0;LCD_RS<=1&#

26、39;b0;end431: LCD_EN<=1'b1;440:begin/0xc0LCD_DATA<=8'b11000000;LCD_RW<=1'b0;LCD_RS<=1'b0;end441: beginLCD_EN<=1'b1;ack<=1;end/ASCII631: LCD_EN<=1'b1; default: LCD_EN<=1'b0; endcaseendendmodule5.3DS18B20 驅(qū)動模塊module Temperature(inputclk,/ 50MHzinputr

27、st_n,/inoutone_wire,/ One-Wire總線output 15:0 temperature/ 輸出溫度值);reg rst_n;reg 19:0count;always(posedge clk)beginif(count<20'h80000)beginrst_n<=1;count<=count+1;endelse if(count<20'h8ffff)beginrst_n<=0;count<=count+1;endelserst_n<=1;end/+/ 分頻器 50MHz->1MHz 開始 /+/- 此處省略分

28、頻部分的代碼 -/ 分頻器 50MHz->1MHz 結(jié)束/-/延時模塊的使用/+/ 延時模塊 開始/+reg 19:0t_1us;regt_1us_clear;/ 1us 延時計數(shù)子/ 請 1us 延時計數(shù)子always(posedge clk_1us)if (cnt_1us_clear)t_1us <= 0;elset_1us <=t_1us + 1'b1;/-/ 延時模塊 結(jié)束/+/ DS18B20 狀態(tài)機 開始/+/ 格雷碼parameter S00= 5'h00;parameter S0= 5'h01;parameter S1= 5'h

29、03;parameter S2= 5'h02;parameter S3= 5'h06;parameter S4= 5'h07;parameter S5= 5'h05;parameter S6= 5'h04;parameter S7= 5'h0C;parameter WRITE0= 5'h0D;parameter WRITE1= 5'h0F;parameter WRITE00 = 5'h0E;parameter WRITE01 = 5'h0A;parameter READ0= 5'h0B;parameter

30、READ1= 5'h09;parameter READ2= 5'h08;parameter READ3= 5'h18;reg 4:0 state;/ 狀態(tài)寄存器reg one_wire_buf;/ One-Wire 總線 緩存寄存器reg 15:0 temperature_buf;/ 采集到的溫度值緩存器（未處理）reg 5:0 step;/ 子狀態(tài)寄存器050reg 3:0 bit_valid;/ 有效位always (posedge clk_1us, negedge rst_n)beginif (!rst_n)beginone_wire_buf <= 1

31、9;bZ;step<= 0;state <= S00;endelsebegincase (state)S00 : begintemperature_buf <= 16'h001F;state<= S0;endS0 :begin/ 初始化t_1us_clear <= 1;one_wire_buf<= 0;state<= S1;endS1 :begint_1us_clear <= 0;if (cnt_1us = 500)/ 延時500usbegint_1us_clear <= 1;one_wire_buf<= 1'bZ;state<= S2;/ 釋放總線endendS2 :begint_1us_clear <= 0;if (cnt_1us = 100)/ 等待100usbeginS3 :S4 :t_1us_clear <= 1;state<= S3;endendif (one_wire)state <= S4;else