試驗(yàn)一Xilinx-ISE13軟件使用

1、實(shí)驗(yàn)一 Xilinx_ISE軟件使用與計(jì)數(shù)器相關(guān)實(shí)驗(yàn)、實(shí)驗(yàn)?zāi)康?.4了解并掌握采用可編程邏輯器件實(shí)現(xiàn)數(shù)字電路與系統(tǒng)的方法； 學(xué)習(xí)并掌握采用 Xilinx_ISE 軟件開發(fā)可編程器件的過程 學(xué)習(xí)使用 verilog HDL 描述數(shù)字邏輯電路與系統(tǒng)的方法； 掌握分層次、 分模塊的電路設(shè)計(jì)方法， 熟悉使用可編程器件實(shí)現(xiàn)數(shù)字系統(tǒng)的般步驟。二、實(shí)驗(yàn)條件PC機(jī)Xilinx ISE13.1 軟件USB下載線Digilent Adept 軟件( 2.0或更新版)Xilinx 大學(xué)計(jì)劃開發(fā)板 Basys2三、預(yù)習(xí)要求閱讀實(shí)驗(yàn)原理及參考資料， 了解使用 Xilinx ISE13.1 軟件開發(fā) X

2、ilinx 可編程器件， 設(shè) 計(jì)實(shí)現(xiàn)所需電子系統(tǒng)的流程。四、實(shí)驗(yàn)原理4.1 可編程器件開發(fā)流程4.2 Xilinx ISE13.1 軟件概要介紹ISE 簡要介紹Xilinx 是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商，研發(fā)、制造并銷售應(yīng)用范圍廣泛 的高級集成電路、軟件設(shè)計(jì)工具以及定義系統(tǒng)級功能的IP( Intellectual Property )核，長期以來一直推動(dòng)著 FPGA 技術(shù)的發(fā)展。 Xilinx 的開發(fā)工具也在不斷地升級， 目前的 ISE Project Navigator 13.x 集成了 FPGA 開發(fā)需要的所有功能，其主要特點(diǎn)有：*1«f V* MFI FJ p i

3、i>-« J t -4 «-* iiJWMH«tw r f?包含了 Xilinx新型SmartCompile技術(shù)，可以將實(shí)現(xiàn)時(shí)間縮減2.5倍，能在最短的時(shí)間內(nèi)提供最高的性能，提供了一個(gè)功能強(qiáng)大的設(shè)計(jì)收斂環(huán)境；? 全面支持 Virtex-5系列器件(業(yè)界首款65nm FPGA)；?集成式的時(shí)序收斂環(huán)境有助于快速、輕松地識別FPGA設(shè)計(jì)的瓶頸；?可以節(jié)省一個(gè)或多個(gè)速度等級的成本，并可在邏輯設(shè)計(jì)中實(shí)現(xiàn)最低的總成本。ISE Project Navigator 13.x的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋 了 FPGA開發(fā)的全過程，從功能上講，其工作流

4、程無需借助任何第三方EDA軟件。?設(shè)計(jì)輸入：ISE提供的設(shè)計(jì)輸入工具包括用于HDL代碼輸入和查看報(bào)告的ISE文本編輯器(The ISE Text Editor)，用于原理圖編輯的工具ECS(The Engineering CaptureSystem)，用于生成 IP Core的Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的StateCAD 以及用于約束文件編輯的 Constraint Editor等。?綜合：ISE的綜合工具不但包含了Xilinx自身提供的綜合工具XST，同時(shí)還可以內(nèi)嵌Men tor Graphics 公司的 Leo nardoSpectrum 和 Syn plicity 公司

5、的 Sy nplify，實(shí)現(xiàn)無縫鏈接。?仿真：ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具HDL Bencher，同時(shí)又提供了使用Model Tech公司的 Modelsim進(jìn)行仿真的接口。?實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以及增 量設(shè)計(jì)等高級功能。?下載：下載功能包括了BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了 ImPACT，功能是進(jìn)行設(shè)備配置和通信，控制將程序燒寫到FPGA芯片中去。?使用ISE進(jìn)行FPGA設(shè)計(jì)的各個(gè)過程可能涉及到的設(shè)計(jì)工具如表4-1所示。4.3使用Xilinx ISE13.1軟件開發(fā)可編程器件的流程介紹Xil

6、inx Design Flow4.3.1新建工程Design(1)開啟 ISE13.1 軟件：開始 程序 Xilinx ISE Design Suite 13.1 ISE Tools Project Navigator，會出現(xiàn) ISE13.1 的畫面.(2)在ISE13.1軟件環(huán)境下，開啟一個(gè)新的工程：File New Project.Project Name : lab1_4bitsLEDsProject Locatio n: E:Trai nin gtrai nin g_demoVeriloglab1_4bitsLEDs (依使用者設(shè)定的目錄 ).Top-Level Module Type

7、 : HDL(代表最上層的設(shè)計(jì)模塊是以HD方式實(shí)現(xiàn)的模塊.二Project TizardlEnter a 口側(cè)匕 locations, and comment fer the project14bsLEDsLo c at i oxi ：|E T r ai ：Lir».g tr a; TLgg iem < V 11 o i£ 1 zb 1 4 b; t is LEI番HWorking Dirsctory：E Trtinin<trainiAriloibl 4bi tsLEDiDescr ipti on：Select the type o£ top_leve

8、l source for tKe projectTop'laveltypt ：圖4.3.1:創(chuàng)建新的工程(3) 單擊next,下一個(gè)畫面就是設(shè)定硬件 FPGA的參數(shù)-請對照實(shí)驗(yàn)板芯片系列進(jìn)行選擇!FPGA系列(Device Family):Spartan3E( 請看板子的 FPGA FPGA的編號)FPGA名稱(Device) : XC3S100E(請參考開發(fā)板的FPGA FPGA的編號)FPGA包裝(Package):CP132(請參考開發(fā)板的FPGA FPGA的編號)FPGA速度等級(Speed): -4 ( FPGA 速度等級)綜合工具(Synthesis Tool):XST (

9、VHDL/Verilog)仿真器(Simulator) : lsim(VHDL/Verilog)圖432 : FPG參數(shù)設(shè)置(4)點(diǎn)擊next此時(shí)出現(xiàn)此項(xiàng)目所有設(shè)定的信息，若需重新設(shè)定，則可back.若無誤,則按finishBev Project TizrdTroject SettingESp 電 cify device 也& pr&je 亡 t proper lies.Select thm devi ce and desi gjL flow for tKe proj ec:tProperty HuntValueEvaluation Dtvelopftftnl BoardN*n

10、e Sptcifi td7 Product Cati&goryAllvFamilySpartanJEDevi ceXC3S100EvPackageCF132vSpdT&pLevel Source- TypshdlSynthssis To&lXST (VKDL/Vtril&()SimulatorISim (MlVYerilog)Preferred LaxiiHguageVerilogvProperty Specificati on in Froj ect FileStore all valuesVMTLual Compi 1 e OrderVHDL Soxarce

11、 Analysi e StandardVHPT37E Ji able Message FilteringHor« Infci< BtckNtxi >IteT Project WizardProjectkTfProject ITavi gator will create a new pro j ec t with the f allying speci £i cations.:Project Project 前亡rkmgName: lab!Path: E:lahLlabl Directcry: F:labllahlDescrip-ioDiTcp Level Sor

12、匚吃 Type: HDLDevice:Device TanLily; Spartan3EDevice:Package:Speed:xc3sl00e-4Tcp-匚亡¥號工SyritiiesisSirs'la匸；dm :Source Type:耳D二Tad： X5T (VI?D匸/V已工)上ng) loin CTrlDL/Vezilcg)Preferred 二己匚gae: 丫己二二丄ngProperty 5皀cificauion ±n Project File: Stare all valea Manual Compile Ordei: falseVHDL Source

13、 Analysia Standard; VHDL'93Message F1.1 匸已risg: disabledFim 弓h(huán)圖4.3.3 :工程設(shè)計(jì)信息4.3.2創(chuàng)建新的 Verilog 源4.321創(chuàng)建一個(gè)新的 Verilog源文件(1) 此時(shí)出現(xiàn)一個(gè)項(xiàng)目的框架，可以允許使用者開始進(jìn) 行項(xiàng)目的設(shè)計(jì).(2) 創(chuàng)建新的設(shè)計(jì)文件：Project New Source;選擇Verilog Module ,并設(shè)定文件名稱為 ledVev Source Ti zardSelect Souree Ty>電Select source type, file name and i ts locat

14、ion.IP (COBE Generator 6 Architecture izard) |1> Schematic 躍 System Gfene-rator FrojeetUser DocumentVerilog Module Verilog Test Fixture VKDL ModuleVMDL LibrairyVM)L PackageVHDL Test BenchEmbtddtd. ProctExrFile name:lledlLocation：i ni ng tr ai ni nf_dem o Ver i gl 4ib 1 _4b 11 sLED |7| Add to proj

15、ectNext匚 ancel圖434 :選擇源文件類型（3）點(diǎn)擊next ,出現(xiàn)New Source Wizard ,設(shè)定此設(shè)計(jì)的輸出輸入信號.Clk : in put （50m時(shí)鐘輸入信號）.Reset : in put （ 當(dāng)Reset = O'時(shí)，清除內(nèi)部計(jì)數(shù)器）Led_out : Output （跑馬燈輸出信號）,勾上 Bus, MSB = 3 丄SB = 0.Hew Suur czc Ti z <ir dDe£ine lodulLeSpeci fy ports for rniodule.For t Hwm 去I elkreset1« dhuAD i

16、r e c ti &zti npu tinputcu tpu-tinputi npu.tinputin-putinpu tirtputinpy tinputa npu tyMofb Tn£"c圖435:定義模塊（8 ）按next,再按finish ;此時(shí)項(xiàng)目加入此模塊之后,在Sourcees的窗口中會出現(xiàn)led.v 的 編輯窗口 .（9） 在Project Navigator右邊的工作區(qū)可以看到LED.v的文件內(nèi)容，此時(shí)可以修改或改變設(shè)計(jì)內(nèi)容，在修改完成之后，利用FileSave來儲存文件.（10） 在撰寫LED.v內(nèi)容之時(shí)，可以參考ISE所附的語言模板Langua

17、ge Template.在本實(shí)驗(yàn)中我們需要了解計(jì)數(shù)器模塊，點(diǎn)擊軟件界面上方的語言模板的快捷鍵，然后選擇“ Verilog _ Syn thesis Con structs _ Codi ng Examples _ Counters"，然后選擇所需的計(jì)數(shù)器類型以做參考。實(shí)驗(yàn)代碼如下：10/Target Devices:11Tool versions;12/Descripcion213/Dependencies:15/16/Revision:17* /Revision DD1 - File Created18u1 Conzoe n.t s :19n20/21nodule led(22in

18、put elk#23mpuT： reset,outputled,_-out22 627reg 26:0 caanrer;2S29always 窖(posedge elk)30if (resell31uounter < 0j32else33counter <= counter + 1?3435assign led_out = counter26?23:Sfi373S本實(shí)驗(yàn)中，時(shí)鐘晶振為50m，為了能肉眼看到計(jì)數(shù)器的led燈閃爍，那么可以將計(jì)數(shù)器的高四 位led_out26:23傳遞給led輸出，頻率變化大概在幾赫茲。如果需要加快或降低led燈的閃爍頻率，則可以相應(yīng)加大或減小計(jì)數(shù)器的位

19、數(shù)。4.322編譯檢錯(cuò)并查看電路（1） 雙擊Synthesize - xst進(jìn)行編譯糾錯(cuò)，以確認(rèn)設(shè)計(jì)的正確與否。（2） 點(diǎn)開綜合選項(xiàng)，雙擊View RTL Schematic，并選擇 Start with a schematic of the top-level block 選項(xiàng)Runri3：ri I'l 覽 3.TL S-zh-mta c1«43 Ssruttiist - XST 舟 Vi«H RTL呂內(nèi)i £ 邊 T«chruolc>£y SehaiiifcUcf) CbM<k SyntiFf J(r«Uk&#

20、39;-kL4 fXls£jnda'I.Ll Slbul-kth Hd*L±IaplttTtl DtfLPiga*m Ft vi- bmi l&|： Fj 14 三審iC&fi pn-it TirEfrt D«7ic«，爭 EiwiA Tvf al EDUI/A£E Pi InA.® | St a:irt vith a saboat £c of tht t np-liffwel bLdiokIn this node, th* Explorer ViEBxd is bypassed and. an it

21、iiti&l 呂ch#亂tic is treat el iri/th only "the- t cgi-leEl iblack dipl ayed： You c an IIlmi use th* locie «Ei33(tEion capabilitief of th# Viewt to start 徵spindufti froa "th* tOp-lETEl *blCKkYcu cm ilsn chne- the RTl/Tflch Vimreitht st At'tupbyEdit->Fi efc reivetE underPiceBrP

22、txlpi 111(1 LifariritiErrrsf回 帥4 thif diilQf on ftirtgpOKM Set RIL/Ttch Vipwtfi St ax tup lodtiS«l»ct how ths： RlVT®ch ¥i«v$rvhen it if irLitiftllj inwk*dSi4ltQp<Q :St art with t he Explorer Viiax dIn this »ode3 the Explerer Vis aid ib thescrestb 越記 allvsyou to ie-le

23、ct the- elenent that you uant ta ree nn the initial schenLaUe圖4.3.6 選擇RTL電路(3) 點(diǎn)擊OK出現(xiàn)設(shè)計(jì)的整個(gè)電路模塊圖A：PtFlfFi 口桿旳* ®C! ShWll«tii4*JiLaU'd戸 labLbsilEDi3 Q xc3KIHrH|FEil32ledA 0EH1 l*d a<d *)& LH. oc£dkSjni.Lhd-EJEt XST¥3 KW HJL Sch«HtL-CVi mt TeclwildjQf £h«nh

24、t i c Qtek WjntKiGtJiM'h.t* rMt-rKtluXL t $ lBpJ.mr«n.L Ba*gi pij«n»-T kt* Frc-frxainLDLf Ftl Cnfirwt Twctt fewiett磐ch rm/Juci 內(nèi)i打resetled out(3:0)led圖4.3.7電路模塊頂層模塊(4) 直接雙擊電路頂層，查看內(nèi)部電路模塊Ji 團(tuán) 乩iVuw： 祈l/Ug O 總寶lartdrUgHi wvdgr鉗 la£L_4bi.LKLElx 口 Kc3ilOO»-4<pL3a3*E3 (P &#

25、163;E*kU|!-|I'1a>LE l-iiia pu Vtilitiik.Vxar Ccaalr ux.13 SCktailv - XFt¥h«9 RTL- $KhH*|4¥l«v Ticknclic-iy SshiAiALV Ehtdc 2jra.tu:PMr-SjnLhiiLi SlhoIvGMjU-ACA FT-3£TiMMLnj P"l Cd&fLfra-* Ttr|?tt l#ri c-i 譏E»愛Tut.e F-XW.'Kl Tilt Cibfj fur Lli.4AtJ8-禹

26、事1存 Tfi-nc dh畤f*芯.c兒-r-esri匚/led:1COUNTER:!fcd-CwKJfflDCKJN rcounterlled圖4.3.8 內(nèi)部電路view(5) 如果需要查看設(shè)計(jì)內(nèi)部具體有哪些實(shí)際資源組成，則可以點(diǎn)開綜合選項(xiàng)，雙擊 tech no logy schematic”-侶亍或50廠：燈：北 lei. Itl «J h4 « f£由* KTUTkIi 冒tlw RTL/7«rh fivTts bwhaws vhrtu it if inilittllr invelivdSTiriuf t lr,:'7t m： t jth

27、 IIm EEcpiert i VittifdIrt rhi I iw 立th1- EjjliJTer Hi sod u th? unit: tl Terpcu arM tl L wite tn sr'.?-»-T tK? frl?neTTl：!s, thart tcj. 7j?irt f a e tke ihitnljchfnat ic Enriunx Va <rr Tv duKlajsr Sc str-Jiia cJr-oc«s<5： It-iDewier £wi«rr £齊 wit：DflTigr UUliieE- U

28、M ChTiEIFiEiLILH £yi_血匸山電-UJ 申L“ XZL :.丄聽Vk +ft£«Lh4 nil aElb.N Spill mL>»i«r h* t m L-：j. jti lLm Li. 5 i.-iuL oo.用：i«l$ xt if t *itn- i fHmh霑 of ih-，嚴(yán) 1«*尊1 blTri rhlth>*it D丹肚 畑1 帥>3 ar- Liutiil chrioij cth匕ted vith :nly tr# 卜I* q£船 Ycni ciri than

29、ilt?t-hr lojic rsjnBinri rafabi Jiti-erVirvj t,o si mt tj; an. :inj ft onihr lap Le" bl.dk-rrj T»t】gF iLj匚v* Frr flf wir 】w 1«-r *匚-yKlhwr Tiatr*!e. h爭 亦mH T<c*a胞畀心Fde!看 削a 孕 a旅iijw 上i*mriftT&TTI=亠llr-nnr.n.-tk. r.(6)點(diǎn)擊OK出現(xiàn)設(shè)計(jì)頂層V4 Pifht Jt !irl up弘¥ !育理 £!Jilt->Pl：-

30、efil： fitter K 訴品宀tha ETL,' I&dhi 平二 wt 匸赳“E；f rrr-aFg'圖4.3.9 選擇technology電路eddEelkresetled out(3:0)ed圖4.3.10頂層電路(7)直接雙擊頂層電路，則可以看到設(shè)計(jì)的內(nèi)部電路是由哪些資源組成的。圖4311內(nèi)部電路(8) 在Processes的窗口中,直接以鼠標(biāo)雙擊 Generate Programming File 的選項(xiàng).此時(shí)ISE 會自動(dòng)執(zhí) 行并產(chǎn)生可以下載的.bit類型文件，此步驟是最直接驗(yàn)證設(shè)計(jì)工作的正確性與否.-可以等待仿真驗(yàn)證后再執(zhí)行。(9) 若在每一個(gè)步驟后

31、都出現(xiàn)綠色的打勾，代表程序成功跑完而沒有錯(cuò)誤和警告。若有黃色 的警告，一般可以忽略。 若有一個(gè)程序都出現(xiàn)紅色打叉 X的符號，代表有錯(cuò)誤，可以依顯示 結(jié)果來偵錯(cuò).-可以等待仿真驗(yàn)證后再執(zhí)行。Frocesses for： LKD 4bits - B-ehavi&ralHDAdd Exu宜tin暫 Sowrce口 Create New Source £ ¥i e：4#Summary由Desi gji Utiliti" 由-富? Us&r Constraiiits !Synthri 工倉-XST ill"ement Design直“ Prchlg

32、rdjniffii&.g： FileUpdate Bi tstrsBm vrith Processor Data圖4.3.12 :成功執(zhí)行4.3.3設(shè)計(jì)仿真在實(shí)際燒錄FGPA之前，為了驗(yàn)證設(shè)計(jì)的正確性，可以先利用測試模板(Testbench)來驗(yàn)證設(shè)計(jì) 的正確性。在這里請注意一下，為了加快仿真進(jìn)程，仿真時(shí)將counter的低4位傳給led_out以提高頻率，更快地看到輸出仿真結(jié)果。這時(shí)，將代碼led.v的第37行使能，第38行不使能，然后保存。34亠37 asaacz led o- = cocrter 3：Q| :.叮為真疇匕：匸二"=取低叮生恃給led uuu臥裂：高換卒力

33、你佇彈建度n a Milga i«T°ut * Mtmttr/ 兵SiFJft科借緒 1“ 皿也降五網(wǎng)* SflisMTMtt(1)點(diǎn)擊led HDl文件,創(chuàng)建一個(gè)新的測試平臺源文件：Project New Source.在源文件向?qū)Ю?，點(diǎn)擊Verilog Test Fixture 作為源文件類型，輸入文件名稱為test .Source Wizardfile name uid its local i an.Select Souz-ce Type g 丄xowrcgBMW FileChipScope Def ini tiion and Coioiiecti on File：

34、Impleffienlrtticin Ccmslre-iitts Fil*IF (CORE Generator 8l Ar chi tecture UTi zard) MEH FileSch«inttic；Sy st em Genera toi- Proj ect User Documentfila nwi«；Verilog Test Fixture!VHDL ModuleYHDL LibraryVHDL PackageVIOL Test BenchEmbedded ProcessorL«£&t i orni ni ngtr ai ni ng_d

35、em a er i 1 o g：l ab 1 M4b i 1 sLEDs Q0 Add te projtctMore Info圖4313 :選擇源文件(2) 直點(diǎn)擊next ,直到點(diǎn)擊finish ,自動(dòng)生成test.v的測試模板,在此基礎(chǔ)上編輯輸入激 勵(lì)：時(shí)鐘周期設(shè)定為10ns,復(fù)位信號為高持續(xù)500ns后，再將復(fù)位信號置低。31/ Outputa32wire 3：oj lel_ouL；3334parsnetsr PERIOD » 10;/7諛it時(shí)井伺擁為亠-'砧3536/ Irstantiae the Uni二 Under Test37led uuc (30clktcl

36、kic (xeet)f40.Isd out(l#rf out)*1)； 一4243"生成時(shí)棘44always begin45clJc - l*bO;#(PERIOD/2 elk- 1'bl;*(PERIOD/2；-saead的SOXnlLldil bgXa.51/ Initialise InputsS2elk ： “5；53resez1:5455/ Wa.xt 500 ns for gleba.1 reactto finish56tsoo；57|>/ ?iddhere58|rese" Or39圖4.3.14 :編輯輸入激勵(lì)(3) 保存 test.v 。選擇 s

37、ources for SimulationView： C> ImplementatiMiL 1C*) '； SimiulatLonISi m SimulatorBehavi oral Check Syntax n尺x12 曲 Proctmx turLTiLJiEH!=led resz?匕吃匚 tDden.ri.e5:/ OU匚品QCwi.re £勺；0】led dut;/ TH*T.Afif.1'*T.* r.h* T1h5t.innT'iZa ISE rroj-ecl Navicatde (O.-JDd)F: Lab 1 1 ab 1 lab 1.zi

38、seled test- wj如itt InfflCtiit if盤| ltd. vl4ii cri Swvurr 伽st flf dttt) 73 lt>i iMLL)J) Ei“ 即汕號和吒軒估弋ProQ«FFTa-ni«和】r J HTi«：O 葡B*tLh«FL«r<l-VKi aru- rly西 ItbL9 >t3i.LMi«-4cpL3£皿凹 li-djUit 3 v)ISan SLvxIuLueBdhvvi 儲 il Chtrk 5tv4«f 宙 SiftoltU BthtvLixr

39、tl ModtlS st<r i.'C Btiifn 遼“CiqViSrr If C-fclCM'yInxlvnca& A 14dLiunl-IE1亡reace race:口 BT»«：Hadule Nazw: Eze Jeez SsJLe : racQt Device: Tae l VSESLDS i21; 3E :3!> E-S/2B/3011x«aE =/libi/labl/ledtest .v LatlVezilag Tear Fixz'jre eze-a-ed. fey ISE ta* Md.'j.le

40、: lea/ Rsvlslon D-口丄-Tilt / nddlcion*! CcmwarB:Desicd ObjeclE «-f T«p Ltwtl Bl«ckFfs A in"Inputs reg Ellr; rea reast;Fr*per*f iBsltiitt. comlcrlJi EWl i*H JiliT Html tl Q ¥l<h by CsLaaryLa23 C*1 22 Viriloc1甲靈電乂崛 ¥4 .備 £ 暫 21：4No Processes RunningProcesses； testS

41、imulate Behavi or al Model圖4315 :選擇仿真進(jìn)程(4)雙擊Simulate Behavioral Model ,ISE仿真器打開并開始仿真，將圖形界面縮小到合 適的界面，其仿真結(jié)果如圖所示：圖4.3.16 :仿真結(jié)果SourObject N&nneValue0誦 reset0t 書 led-.out *3:Cl0000CQuntE-rL.2-600000(圖4.3.18:添加了內(nèi)部信號的仿真結(jié)果（5）我們也可以查看設(shè)計(jì)的內(nèi)部信號。添加內(nèi)部信號的步驟是：在Isim的Instances andProcesses窗口中點(diǎn)選test,然后點(diǎn)擊UUT在object窗

42、口則會出現(xiàn)全部信號：迤I刪睦圈堡迤I礙|圖4317:選擇內(nèi)部信號（6）拖動(dòng)counter到仿真波形里，點(diǎn)擊restart按鈕至,再點(diǎn)擊run all按鈕運(yùn)行段時(shí)間后點(diǎn)擊暫停，就可以看到內(nèi)部信號仿真圖。為了查看方便，將二進(jìn)制數(shù)改為10進(jìn)制無符號數(shù)的形式， 選擇cou nter信號，點(diǎn)擊右鍵選擇radix擴(kuò)展欄中的Un sig ned Decimal， 由圖可知counter信號是在正確計(jì)數(shù)的。（7）關(guān)閉Isim仿真器并保存。4.3.4創(chuàng)建約束（1）設(shè)定I/O腳的位置，可以利用LED.UCF來設(shè)定I/O腳的位置，以得到正確的輸出文件.Project New Source .設(shè)定輸入的文件格式為 I

43、mplementation Constraints File,文件名稱為led（自動(dòng)儲存為led.UCF）lfev Source TizardSelect Source TypeSelect source type, file name and i ts location.陽 BMH fileChipScopt D«finition and Conntctioii Fils比 Implftmftntation Constrftints FileIP (CORE Generator & Architecture Wizard.) EH FileSchematicSystem G

44、&nftra.t&r FrojeclUser DocumentVerilog ModuleVerileg Test Fi«turVMDL ModuleVML Library¥HDL Fackage¥KDL Test BenchEmbedded Processor£ile najn«:flid|Local.1 ni ngtr ai ni ngdemio W er i 1 o gl at 1 4b i tsLEDs叵| dd to projectlore InfoCancel圖4319 :選擇源文件(2 )一直點(diǎn)擊next ,最后按

45、finish(3) 選擇 source for Implementation 選項(xiàng)(4) 點(diǎn)選 Sourcees 窗口內(nèi)的 led.ucf, 點(diǎn)擊 processess 窗口里的 user constraints，雙擊editconstraints( txt )，輸入后儲存文件.其中，“ LOC代表管腳定義，相關(guān)管腳定義請參考實(shí)驗(yàn)板使用手冊Basys2m.pdf或參照表4.3.1 ； “IOSTANDARD代表電平標(biāo)準(zhǔn)，實(shí)驗(yàn)中設(shè)定 為LVCMOS3； “SLEV”代表信號的翻轉(zhuǎn)速率，有fast和slow之分，默認(rèn)是slow，時(shí)鐘信號clk變化比較快可設(shè)定為fast oS ISE Frajcrt

46、F:labllabl lab 1. xis<e led. uicf 二| E>1* E通汕Vjev Tt*j+rt Yrr" Fr<ic«FF ZpIf Tad«1>4醪磺樂Ip注而-Dtxi 0*<?«k；iVi«HilheitfOCt554-5 . l«dAJE &彩Ovsa tfii Smaw: jr/Ka-aE* Ls D«x3pt VHlilatFgVxu* CeMlfunts匸fbhI» Ti.inf Ccontru -I/O Flu PltnnTic ffltnI

47、EP3 oTT-l 山 Arfiw'TpysjEi *'"*曲 PrOCtlS41 UTlTlLTiCSpathtiLi« - 1ST XaplwasLL Daxa r>Gntrit* Pf4cr*i.Q4 Fait *斗- ra fDE p.野卷卜'丨Exj* W1r 已X斜二>ItErrorx jjih Find i打IhEl"科”丘 Ct坪辭ft1a 1 Cd L UCfhi: f尸用鼻芒屯t_c 1= / ip' Ze3 fl Z< - %| t - El s z -1r i豈11-電土®

48、4;1熬:】ltd. v'L Ch陽gn 敘Mtry (訊t f d«tt)J ltd '3T1L J 豈7NET 0肝 lqc - B3；tTET nledFDT nNET wledlJ"NET "皀d2： ”NET nled3InLOC = M5；LOG = Mil;LOC - E7；LOC = P6；NET Mrese匸* LOC = Pll;tTETflclkrr:CSTA：IEARD = LV2KCS = S;NETwled(0)H IOSTANDARD=LVCMOS33;NETnledl1" IOSTANDARD=LVGM0S

49、33；MET"led2I r, IO5TAI-7DARD=LVCMOS33；JETrtledf3；，r IOSTANDARD=LVCMOS33;:花二nres已匸r，IO5TANDARD = LVCMOS33；NETnclkrFSLEW = FA5T;圖 4.3.20: UCF勺束Basys2 Spartan-SEpin definitionsPinSignalPinSignalPinSignalPinSigna!PinSignalPinSignalC12JD11 Pllswo| N14ccB2JA1P8MODEOM7GNDA13JD2M2JSB-DB1N13DPC2USBWRITE

50、N7MODE1P5GNDA12NCN2USB-DBOM13AN2C3PS2DN6M0DE2P1DGNDB12NCMCM12CGDIWCN12CCLKP14GNDB11NCN9觀L1JCA2USB-WAITP13DONEA6VDDO-3C11BTN1MIONCL13CFL2USB”DB4A1PROGBDVDDO-3C6jsiN10NCF13RED2LTUSB-D03N8DINE13VDDO-3B6JB2Mil 1LU廠F14GRNOM1 SB-DB2N1INITM14VDDO-3C5JB3N1 1CDD12J04L3swiP1NCP3VDDO-3B5JA4P12CED13RED1E2SW6B3

51、；GNDM8VD003C4NCN3SW7C13J03F3SW5A4GNDE1VDDO-3B4SW3M6UCLKC14REDOF2USB-A STBA8GNDJ2VDDO-3A3JA2P6LD3G12ST NOFl 'USBDSTBC1GNDA5VDDO-2A1DJC3P7LD2K14AN2G1LD7C7GNDEJ2VDDO-2C9JC4M4BTN2J12AN1G3SW4CIDGNDKIVDDO-2B9JC2N4LD5J138LU2HIUSB-DB6E3 !GNDF*9VDDO-2ASXIrw5J14HSYNCH2 SB-DB5E14GNDAllVDDO-1B8MCLKN5LD4H138

52、LU1H3USB-DB7G2 |GND03VDDO-1CBRCCLKG14GRN2H12CBB14TMSHUGMDD14VDDO-1A7BTN3G13GRN1J3JA3B13TCK-FPGAJTGNDK2VDDO-1B7JB4F12ANOK3SW2A2TDO-USBK12GNDL12VDDO-1P4LD6K13VSYNC01PS2CAl 4TD0-S3M3GNDP2VDDO-1圖4.3.21: BASY管腳定義表4 31 Basys2各10管腳定義發(fā)光二極管時(shí)鐘撥碼開關(guān)按鍵數(shù)碼管LDOM5MCLKB8SWOP11BTNOG12AN0F12LD1M11RCCLKC8SW1L3BTN1C11AN1J12LD2P6CCLKN12SW2K3BTN2M4AN2