數(shù)字電路教學體系改革的研究

1、    數(shù)字電路教學體系改革的研究    姜書艷，張鷹，蔣寧，唐軍，李力摘要：由于數(shù)字電子技術(shù)的高速發(fā)展，使得目前數(shù)字電路教學體系呈現(xiàn)出一種新舊教學體系更迭、拼接的模式，體系中的自洽來不及完善。這種現(xiàn)狀與當前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺男枨髽O不適應。本文從基于晶體管的設(shè)計、中小規(guī)模集成塊的設(shè)計、hdl的設(shè)計等方面入手，通過對現(xiàn)有課程中不同部分的內(nèi)容進行分析，提取適應發(fā)展的部分，嘗試重新構(gòu)成一個自洽的課程內(nèi)容體系。關(guān)鍵詞：數(shù)字電路；教學體系；重構(gòu)；設(shè)計：g642.0？搖 文獻標志碼：a ：1674-9324（2014）06-0165-02一、概述數(shù)字技術(shù)是近幾十年

2、發(fā)展最快的技術(shù)，其發(fā)展對人類社會產(chǎn)生著深遠的影響。作為數(shù)字技術(shù)硬件基礎(chǔ)的數(shù)字電路遵循摩爾定律，在幾十年中經(jīng)歷了從分立電路到集成電路的設(shè)計歷程，到現(xiàn)在已進入片上網(wǎng)絡（network on chip，noc）的階段。從數(shù)字電路的晶體管電路時代，歷經(jīng)中小規(guī)模集成電路設(shè)計時代，到現(xiàn)在廣泛采用eda工具進行asic設(shè)計以及基于fpga進行設(shè)計的時代，電路設(shè)計的每一步發(fā)展過程都產(chǎn)生過很多重要的設(shè)計思想及設(shè)計方法。這些設(shè)計思想及方法的累積構(gòu)成了現(xiàn)在的數(shù)字電路教學體系。然而，由于新舊體系高速更迭，使得目前的數(shù)字電路教學體系呈現(xiàn)一種拼接的模式，整體內(nèi)容缺少因果鏈接，電路的邏輯設(shè)計、功能設(shè)計和性能設(shè)計三方面脫節(jié)。

3、這種現(xiàn)狀與當前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺囊髽O不適應。要對現(xiàn)狀有所改革，首先需要對數(shù)字電路各部分內(nèi)容有所了解，從中提取適應發(fā)展的部分，重新構(gòu)成一個自洽的課程內(nèi)容體系。本文希望通過對現(xiàn)有課程中不同部分內(nèi)容進行分析，在此方面進行一些嘗試。二、基于晶體管的設(shè)計目前，數(shù)字集成電路采用的主要工藝是cmos工藝，在這種工藝條件下，電路邏輯結(jié)構(gòu)由mos晶體管擔任開關(guān)作用來實現(xiàn)。mos晶體管分為pmos和nmos兩種形式，分別用于傳導高電平（1）和低電平（0），如圖1所示。邏輯輸入控制晶體管的柵極，連通的晶體管支路由電源或地為邏輯輸出提供標準輸出電平，如圖2所示。在晶體管的相互連接中，nmos的串聯(lián)可以實現(xiàn)and運

4、算，并聯(lián)實現(xiàn)or運算，由此可以形成各種基本的邏輯單元，如圖3所示，這些邏輯單元的進一步連接可以形成各種功能電路。在目前國內(nèi)外教材的分析中，對此類電子電路的評價主要集中于晶體管數(shù)量。如何在設(shè)計中減少晶體管的使用量成為設(shè)計的主要目標?；谶@一考慮，在基本單元層次，發(fā)展了aoi電路結(jié)構(gòu)，將“與-或”二級結(jié)構(gòu)形成一個整體，晶體管數(shù)量只與初級與門輸入的數(shù)量相關(guān)。在功能設(shè)計的層次，引入卡諾圖對邏輯方程進行最小化，其目標也是通過減少初級門輸入端的數(shù)量來實現(xiàn)晶體管數(shù)量的減少。上述設(shè)計方法能夠非常準確地表達數(shù)字電路的邏輯體系實現(xiàn)，并能建立組合邏輯的卡諾圖分析設(shè)計方法和時序邏輯的轉(zhuǎn)移輸出表的分析設(shè)計方法，為數(shù)字電

5、路的規(guī)范化設(shè)計體系奠定了很好的基礎(chǔ)，也構(gòu)成了目前數(shù)字電路設(shè)計的理論基礎(chǔ)。但在目前的教學體系中，這種設(shè)計方法只是將晶體管作為標準開關(guān)器件使用。由于缺少有效的評價體系，目前邏輯分析僅停留在簡單電路的分析設(shè)計，在中規(guī)模功能電路的分析設(shè)計中，幾乎沒有采用這一體系。在vlsi的設(shè)計時代，對電路性能的評價主要表現(xiàn)為集成度（占用芯片面積、成本）、速度（最長延遲時間、最高時鐘頻率）和功耗（最大功耗、平均功耗）等指標上。要實現(xiàn)同樣的功能，利用邏輯定理可以設(shè)計出很多不同結(jié)構(gòu)的電路，最優(yōu)化成為設(shè)計中的中心環(huán)節(jié)。而要實現(xiàn)這一目標，在基本邏輯結(jié)構(gòu)形成的階段就需要補充對于相關(guān)性能的描述模型。三、基于中小規(guī)模集成塊的設(shè)計在

6、上世紀7080年代，為了應對數(shù)字技術(shù)的廣泛采用，發(fā)展了以74系列為代表的各種中小規(guī)模集成塊。不同領(lǐng)域的用戶可以選用盡可能少的通用集成塊連接形成電路，滿足自己的特殊系統(tǒng)需求。為了使用上的方便，中小規(guī)模集成塊在外型和i/o端口性能方面都進行了統(tǒng)一標準設(shè)計，其輸入/輸出特性由data sheet詳細規(guī)定，用戶在使用時可以不忽略其內(nèi)部電路工藝及邏輯形成方式，只根據(jù)設(shè)計要求選取對應功能塊，根據(jù)端口特性設(shè)計外部負載連接電路。考慮到通用模塊可能需要對模擬器件進行驅(qū)動，此類電路通常都配備了強大的對外驅(qū)動電路，導致集成芯片中主要部分為i/o部件，邏輯功能部分只占據(jù)了集成芯片的次要部分。為了增加模塊的通用性，通常

7、會在基本功能的基礎(chǔ)上添加許多額外的控制/狀態(tài)端口（與集成塊的總體成本相比，這些添加幾乎不增加成本，但能夠帶來市場上的好處）。由于電路的成本、速度、功耗主要由i/o部件及外殼決定，簡單邏輯與復雜功能的模塊在價格和速度上相差不大，用戶傾向于選用復雜功能模塊來構(gòu)成電路（使用模塊的部分功能），而不是選用基本邏輯部件構(gòu)成電路，電路設(shè)計的主要目標成為選擇最少邏輯塊及最少連線進行設(shè)計，與邏輯設(shè)計基本脫離關(guān)系。在目前的教學體系中，關(guān)于邏輯單元靜態(tài)與動態(tài)特性的討論基本采用這種方式講解；各種組合功能電路的設(shè)計和時序功能電路的設(shè)計（二進制計數(shù)器、移位寄存器等）都采用此類方式。由于目前的實驗條件，以及學生創(chuàng)新活動中自

8、己設(shè)計小系統(tǒng)的需要，中小規(guī)模集成塊仍然具有重要的使用價值，相關(guān)內(nèi)容也就構(gòu)成了數(shù)字電路課程教學中功能設(shè)計的主體部分。然而，中小規(guī)模集成塊作為一種集成度低下的分立設(shè)計，其高成本和低速度是其不可避免的缺陷。如何將相應內(nèi)容與低層邏輯設(shè)計合理地結(jié)合，將電路性能的評價帶入到對不同結(jié)構(gòu)設(shè)計的選擇上，是解決這一問題的關(guān)鍵。在asic設(shè)計中，不會無謂地設(shè)計不需要用到的所謂多功能擴展，對功能模塊的教學改革應該首先著眼于基本功能的最佳實現(xiàn)方式，然后考慮在不同應用中的最佳擴展設(shè)計方式。目前基于多功能器件進行設(shè)計，利用其部分電路的設(shè)計方式對中小規(guī)模集成塊是優(yōu)化的方式，但對于片上設(shè)計就是一種浪費的設(shè)計了。四、基于hdl的

9、設(shè)計隨著計算機技術(shù)的廣泛采用，數(shù)字集成電路的設(shè)計也進入eda時代。hdl使電路的設(shè)計描述和仿真驗證可以利用計算機工具進行，方便于層次化設(shè)計中信息的交流、保存、修改，有效提高了設(shè)計效率，降低了設(shè)計成本。同時，基于fpda的設(shè)計也成為中間設(shè)計的主流方式。為了適應這種發(fā)展，現(xiàn)行數(shù)字電路課程中開始引入hdl語言的內(nèi)容，并對各種功能電路的描述編程進行了足夠詳細的介紹。同時也對fpga的基本結(jié)構(gòu)進行了介紹。利用這些內(nèi)容，學生能夠方便地使用計算機系統(tǒng)開展各類數(shù)字設(shè)計，擴大了數(shù)字電路的應用教學，通過對設(shè)計的仿真也能夠更好地理解電路性能與設(shè)計的關(guān)系，使學生對數(shù)字電路設(shè)計有更實際的理解，也便于開展課程設(shè)計和各種實

10、驗活動。hdl是一種硬件電路的描述工具，主要幫助仿真過程的自動進行。而目前關(guān)于hdl的教學中，很少將電路邏輯與性能的關(guān)系反映到語言描述中，使語言的描述淪為對電路功能的描述，失去了eda工具的使用本意。對電路性能描述中比較容易的是對延遲時間（或時鐘頻率限制）的描述。若要進行這方面的描述，hdl必須基于最基本的邏輯單元，設(shè)計者應對各種基本部件的時間延遲以及連線負載帶來的時間延遲有足夠的了解。而電路的功能設(shè)計描述則必須基于這種帶時間延遲的部件互連設(shè)計（結(jié)構(gòu)設(shè)計的描述）。此點在目前的hdl的教學中應特別強調(diào)。同時需要注意到，這種仿真一定要在與綜合無關(guān)的工具上進行。對設(shè)計集成度的衡量取決于電路設(shè)計的綜合

11、方式。目前，在eda設(shè)計領(lǐng)域尚未建立一種統(tǒng)一的綜合方式，不同的綜合工具采用不同的算法結(jié)構(gòu)，綜合效率各有不同。雖然綜合算法本質(zhì)上是基于基本邏輯優(yōu)化理論建立的，但其中涉及的各種數(shù)學理論很多，不是數(shù)字電路這門課程能夠解決的。因此，本課程無法涉足綜合領(lǐng)域，也難以將課程內(nèi)容與綜合工具得到的結(jié)果形成對應關(guān)系。如何將基本理論與綜合算法聯(lián)系起來，形成一個統(tǒng)一的系統(tǒng)，應該是數(shù)字電路課程未來一段時間的改革目標。目前，很多的免費eda工具采用fpga作為綜合的基礎(chǔ)，這種綜合工具的優(yōu)點是能夠方便地得到所設(shè)計電路的評價（占用單元數(shù)量、延遲時間、時鐘頻率）。然而，由于fpga設(shè)計的基礎(chǔ)是4輸入查找表（等價于4輸入卡諾圖的

12、最小項和設(shè)計），在基本邏輯層次上可以認為未進行任何化簡，集成度低、延遲時間長。同時綜合工具會根據(jù)4輸入查找表建立優(yōu)化算法進行綜合，由此將用戶進行的結(jié)構(gòu)設(shè)計思想抹殺，不利于課程內(nèi)容的相互銜接。如果要理解其綜合結(jié)構(gòu)，就必須首先建立fpga基本單元和布線方式的電路參數(shù)模型，然后在此基礎(chǔ)上建立獨特的綜合算法。目前，本課程難以完成這一任務。endprint五、統(tǒng)一體系的思考基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮asic和vlsi設(shè)計中的需求。評價模型應該由底層基本器件（晶體管）開始分析建立，繼承現(xiàn)有

13、體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進行比較，確定電路的最佳形成方式。hdl的設(shè)計應該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。參考文獻：1姜書艷，羅剛，呂小龍，鄧罡，周啟忠.片上網(wǎng)絡互連串擾故障模型的研究及改進j.電子測量技術(shù)，2012，35（4）：123-127.2姜書艷，羅剛，呂小龍，金衛(wèi)，謝暄.90nm和65nm工藝下片上網(wǎng)絡互連串擾故障模型分析j.電子測量與儀器學報，201

14、2，26（3）：267-272.3艾明晶.基于自動設(shè)計方法的數(shù)字邏輯課程改革研究與實踐j.實驗技術(shù)與管理，2012，29（9）：151-155.4張?zhí)O珍，王俊峰，仲濤.vhdl在數(shù)字邏輯電路設(shè)計中的應用方法j.信息通信，2012，（5）：96-97.5張麗杰，呂少中.quartus軟件在數(shù)字邏輯電路教學中的應用j.軟件導刊，2012，11（4）：199-200.6曹維，徐東風，孫凌潔.基于cdio理念的數(shù)字邏輯實踐教學探索j.計算機教育，2012，（12）：75-77.7frank vahid. digital design with rtl design，vhdl，and verilog，a

15、 john wiley & sons，inc.，publication.2011：41-48.8徐尚中，李靖.基于fpga的數(shù)字邏輯新型實驗方法研究j.赤峰學院學報：自然科學版，2012，（17）：20-22.基金項目：電子科技大學“985工程”之“優(yōu)秀教學團隊支持計劃（本科生）”子計劃“數(shù)字電路類骨干課程教學團隊”，編號：a1098521-004。endprint五、統(tǒng)一體系的思考基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮asic和vlsi設(shè)計中的需求。評價模型應該由底層基本器件（晶

16、體管）開始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進行比較，確定電路的最佳形成方式。hdl的設(shè)計應該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。參考文獻：1姜書艷，羅剛，呂小龍，鄧罡，周啟忠.片上網(wǎng)絡互連串擾故障模型的研究及改進j.電子測量技術(shù)，2012，35（4）：123-127.2姜書艷，羅剛，呂小龍，金衛(wèi)，謝暄.90nm和65nm工藝下片上網(wǎng)絡互連串擾故障模型分析j

17、.電子測量與儀器學報，2012，26（3）：267-272.3艾明晶.基于自動設(shè)計方法的數(shù)字邏輯課程改革研究與實踐j.實驗技術(shù)與管理，2012，29（9）：151-155.4張?zhí)O珍，王俊峰，仲濤.vhdl在數(shù)字邏輯電路設(shè)計中的應用方法j.信息通信，2012，（5）：96-97.5張麗杰，呂少中.quartus軟件在數(shù)字邏輯電路教學中的應用j.軟件導刊，2012，11（4）：199-200.6曹維，徐東風，孫凌潔.基于cdio理念的數(shù)字邏輯實踐教學探索j.計算機教育，2012，（12）：75-77.7frank vahid. digital design with rtl design，vhdl

18、，and verilog，a john wiley & sons，inc.，publication.2011：41-48.8徐尚中，李靖.基于fpga的數(shù)字邏輯新型實驗方法研究j.赤峰學院學報：自然科學版，2012，（17）：20-22.基金項目：電子科技大學“985工程”之“優(yōu)秀教學團隊支持計劃（本科生）”子計劃“數(shù)字電路類骨干課程教學團隊”，編號：a1098521-004。endprint五、統(tǒng)一體系的思考基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮asic和vlsi設(shè)計中的需求。評價模型應該由底層基本器件（晶體管）開始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進行比較，確定電路的最佳形成方式。hdl的設(shè)計應該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。參考文獻：1姜