高速信號(hào)走線(xiàn)規(guī)則

1、高速信號(hào)走線(xiàn)規(guī)則隨著信號(hào)上升沿時(shí)間的減小，信號(hào)頻率的提高，電子產(chǎn)品的EMI問(wèn)題，也來(lái)越受到電子工程師的關(guān)注。高速PCB設(shè)計(jì)的成功，對(duì)EMI的貢獻(xiàn)越來(lái)越受到重視，幾乎60的EMI問(wèn)題可以通過(guò)高速PCB來(lái)控制解決。規(guī)則一：高速信號(hào)走線(xiàn)屏蔽規(guī)則在高速的PCB設(shè)計(jì)中，時(shí)鐘等關(guān)鍵的高速信號(hào)線(xiàn)，走需要進(jìn)行屏蔽處理，如果沒(méi)有屏蔽或只屏蔽了部分，都是會(huì)造成EMI的泄漏。建議屏蔽線(xiàn)，每1000mil，打孔接地。如上圖所示。規(guī)則二：高速信號(hào)的走線(xiàn)閉環(huán)規(guī)則由于PCB板的密度越來(lái)越高，很多PCB LAYOUT工程師在走線(xiàn)的過(guò)程中，很容易出現(xiàn)這種失誤，如下圖所示：時(shí)鐘信號(hào)等高速信號(hào)網(wǎng)絡(luò)，在多層的PCB走線(xiàn)的時(shí)候產(chǎn)生了閉

2、環(huán)的結(jié)果，這樣的閉環(huán)結(jié)果將產(chǎn)生環(huán)形天線(xiàn)，增加EMI的輻射強(qiáng)度。規(guī)則三：高速信號(hào)的走線(xiàn)開(kāi)環(huán)規(guī)則規(guī)則二提到高速信號(hào)的閉環(huán)會(huì)造成EMI輻射，同樣的開(kāi)環(huán)同樣會(huì)造成EMI輻射，如下圖所示：時(shí)鐘信號(hào)等高速信號(hào)網(wǎng)絡(luò)，在多層的PCB走線(xiàn)的時(shí)候產(chǎn)生了開(kāi)環(huán)的結(jié)果，這樣的開(kāi)環(huán)結(jié)果將產(chǎn)生線(xiàn)形天線(xiàn)，增加EMI的輻射強(qiáng)度。在設(shè)計(jì)中我們也要避免。規(guī)則四：高速信號(hào)的特性阻抗連續(xù)規(guī)則高速信號(hào)，在層與層之間切換的時(shí)候必須保證特性阻抗的連續(xù)，否則會(huì)增加EMI的輻射，如下圖：也就是：同層的布線(xiàn)的寬度必須連續(xù)，不同層的走線(xiàn)阻抗必須連續(xù)。規(guī)則五：高速PCB設(shè)計(jì)的布線(xiàn)方向規(guī)則相鄰兩層間的走線(xiàn)必須遵循垂直走線(xiàn)的原則，否則會(huì)造成線(xiàn)間的串?dāng)_，增

3、加EMI輻射，如下圖：相鄰的布線(xiàn)層遵循橫平豎垂的布線(xiàn)方向，垂直的布線(xiàn)可以抑制線(xiàn)間的串?dāng)_。規(guī)則六：高速PCB設(shè)計(jì)中的拓?fù)浣Y(jié)構(gòu)規(guī)則在高速PCB設(shè)計(jì)中有兩個(gè)最為重要的內(nèi)容，就是線(xiàn)路板特性阻抗的控制和多負(fù)載情況下的拓?fù)浣Y(jié)構(gòu)的設(shè)計(jì)。在高速的情況下，可以說(shuō)拓?fù)浣Y(jié)構(gòu)的是否合理直接決定，產(chǎn)品的成功還是失敗。如上圖所示，就是我們經(jīng)常用到的菊花鏈?zhǔn)酵負(fù)浣Y(jié)構(gòu)。這種拓?fù)浣Y(jié)構(gòu)一般用于幾Mhz的情況下為益。高速的拓?fù)浣Y(jié)構(gòu)我們建議使用后端的星形對(duì)稱(chēng)結(jié)構(gòu)。規(guī)則七：走線(xiàn)長(zhǎng)度的諧振規(guī)則檢查信號(hào)線(xiàn)的長(zhǎng)度和信號(hào)的頻率是否構(gòu)成諧振，即當(dāng)布線(xiàn)長(zhǎng)度為信號(hào)波長(zhǎng)14的時(shí)候的整數(shù)倍時(shí)，此布線(xiàn)將產(chǎn)生諧振，而諧振就會(huì)輻射電磁波，產(chǎn)生干擾。規(guī)則八：回

4、流路徑規(guī)則所有的高速信號(hào)必須有良好的回流路徑。近可能的保證時(shí)鐘等高速信號(hào)的回流路徑最小。否則會(huì)極大的增加輻射，并且輻射的大小和信號(hào)路徑和回流路徑所包圍的面積成正比。規(guī)則九：器件的退耦電容擺放規(guī)則退耦電容的擺放的位置非常的重要。不合理的擺放位置，是根本起不到退耦的效果。退耦電容的擺放的原則是：靠近電源的管腳，并且電容的電源走線(xiàn)和地線(xiàn)所包圍的面積最小。SI高速電路設(shè)計(jì)：高速PCB設(shè)計(jì)理論基礎(chǔ)第一部分信號(hào)完整性知識(shí)基礎(chǔ)第一章高速數(shù)字電路概述   現(xiàn)代的電子設(shè)計(jì)和芯片制造技術(shù)正在飛速發(fā)展，電子產(chǎn)品的復(fù)雜度、時(shí)鐘和總線(xiàn)頻率等等都呈快速上升趨勢(shì)，但系統(tǒng)的電壓卻不斷在減小，所有的這一切加

5、上產(chǎn)品投放市場(chǎng)的時(shí)間要求給設(shè)計(jì)師帶來(lái)了前所未有的巨大壓力。要想保證產(chǎn)品的一次性成功就必須能預(yù)見(jiàn)設(shè)計(jì)中可能出現(xiàn)的各種問(wèn)題，并及時(shí)給出合理的解決方案，對(duì)于高速的數(shù)字電路來(lái)說(shuō)，最令人頭大的莫過(guò)于如何確保瞬時(shí)跳變的數(shù)字信號(hào)通過(guò)較長(zhǎng)的一段傳輸線(xiàn)，還能完整地被接收，并保證良好的電磁兼容性，這就是目前頗受關(guān)注的信號(hào)完整性(SI)問(wèn)題。本章就是圍繞信號(hào)完整性的問(wèn)題，讓大家對(duì)高速電路有個(gè)基本的認(rèn)識(shí)，并介紹一些相關(guān)的基本概念。1.1   何為高速電路   “高速電路”已經(jīng)成為當(dāng)今電子工程師們經(jīng)常提及的一個(gè)名詞，但究竟什么是高速電路?這的確是一個(gè)“熟悉”而又“模糊”

6、的概念。而事實(shí)上，業(yè)界對(duì)高速電路并沒(méi)有一個(gè)統(tǒng)一的定義，通常對(duì)高速電路的界定有以下多種看法：有人認(rèn)為，如果數(shù)字邏輯電路的頻率達(dá)到或者超過(guò)45MHZ-50MHZ，而且工作在這個(gè)頻率之上的電路已經(jīng)占到了整個(gè)電子系統(tǒng)一定的份量(比如說(shuō)1/3)，就稱(chēng)為高速電路；也有人認(rèn)為高速電路和頻率并沒(méi)有什么大的聯(lián)系，是否高速電路只取決于它們的上升時(shí)間；還有人認(rèn)為高速電路就是我們?cè)缧┠隂](méi)有接觸過(guò)，或者說(shuō)能產(chǎn)生并且考慮到趨膚效應(yīng)的電路；更多的人則對(duì)高速進(jìn)行了量化的定義，即當(dāng)電路中的數(shù)字信號(hào)在傳輸線(xiàn)上的延遲大于1/2上升時(shí)間時(shí)，就叫做高速電路，本文也沿用這個(gè)定義作為考慮高速問(wèn)題的標(biāo)準(zhǔn)。   

7、此外，還有一個(gè)容易產(chǎn)生混淆的是“高頻電路”的概念，“高頻”和“高速”有什么區(qū)別呢?對(duì)于高頻，很多人的理解就是較高的信號(hào)頻率，雖然不能說(shuō)這種看法有誤，但對(duì)于高速電子設(shè)計(jì)工程師來(lái)說(shuō)，理解應(yīng)當(dāng)更為深刻，我們除了關(guān)心信號(hào)的固有頻率，還應(yīng)當(dāng)考慮信號(hào)發(fā)射時(shí)同時(shí)伴隨產(chǎn)生的高階諧波的影響，一般我們使用下面這個(gè)公式來(lái)做定義信號(hào)的發(fā)射帶寬，有時(shí)也稱(chēng)為EMI發(fā)射帶寬：   F=1(Tr*)，F(xiàn)是頻率(GHz)；Tr(納秒)指信號(hào)的上升時(shí)間或下降時(shí)間。   通常當(dāng)F>100MHz的時(shí)候，就可以稱(chēng)為高頻電路。所以，在數(shù)字電路中，是否是高頻電路，并不在于信號(hào)頻率的高低，而主要

8、是取決于上升沿和下降沿。根據(jù)這個(gè)公式可以推算，當(dāng)上升時(shí)間小于3.185ns左右的時(shí)候，我們認(rèn)為是高頻電路。   對(duì)于大多數(shù)電子電路硬件設(shè)計(jì)工程師來(lái)說(shuō)，完全沒(méi)有必要拘泥于概念的差異，心中應(yīng)該有個(gè)廣義的“高速”定義，那就是：如果在確保正確的電氣連接的前提下，電路仍不能穩(wěn)定的高性能工作，而需要進(jìn)行特殊的布局，布線(xiàn)，匹配，屏蔽等處理，那么，這就是“高速”設(shè)計(jì)。1.2 高速帶來(lái)的問(wèn)題及設(shè)計(jì)流程剖析   雖然不少人對(duì)高速可能有了一點(diǎn)概念性的認(rèn)識(shí)，但往往難以想象在所謂的“高速”情況下，會(huì)真正給實(shí)際的電路系統(tǒng)帶來(lái)什么樣的后果，這里我舉幾個(gè)實(shí)際的案例來(lái)剖析一下高速給PCB

9、設(shè)計(jì)帶來(lái)的一系列問(wèn)題。   A某公司早期開(kāi)發(fā)的一個(gè)產(chǎn)品，一直工作良好，可是最近生產(chǎn)出來(lái)的一批卻總是毛病不斷，受到許多客戶(hù)的抱怨?？墒歉緵](méi)有對(duì)設(shè)計(jì)進(jìn)行任何變動(dòng)，連使用的芯片也是同一型號(hào)的，原因是什么呢?   B某個(gè)PCB工程師Layout經(jīng)驗(yàn)非常豐富，設(shè)計(jì)的產(chǎn)品很少出過(guò)問(wèn)題，但最近設(shè)計(jì)了一塊PCB板，卻發(fā)現(xiàn)了EMC檢測(cè)不合格的問(wèn)題，改變布線(xiàn)也毫無(wú)效果，但以前類(lèi)似的板子卻沒(méi)有這樣的問(wèn)題。   C一個(gè)專(zhuān)業(yè)的內(nèi)存模塊設(shè)計(jì)工程師，從EDO內(nèi)存到SDRAM的PC66，PC100，設(shè)計(jì)過(guò)很多項(xiàng)目，很少出現(xiàn)問(wèn)題，可是自從內(nèi)存時(shí)鐘頻率上到133MHz

10、以上時(shí)，幾乎很少有設(shè)計(jì)能一次性通過(guò)的。   簡(jiǎn)單分析一下上面的幾個(gè)案例，A的情況是由于芯片的工藝改進(jìn)造成的，雖然所使用的芯片基本電路功能一樣，但隨著的IC制造工藝水平的提高，信號(hào)的上升沿變快了，于是出現(xiàn)了反射、串?dāng)_等信號(hào)不完整的問(wèn)題，從而導(dǎo)致突然失效；B例子中，通過(guò)細(xì)致地檢測(cè)，最終發(fā)現(xiàn)是PCB板上有兩個(gè)并排平行放置的電感元件，所以產(chǎn)生了較為嚴(yán)重的EMI；C中的內(nèi)存設(shè)計(jì)師則是因?yàn)楹鲆暳藝?yán)格的拓補(bǔ)結(jié)構(gòu)要求，在頻率提高、時(shí)序要求更嚴(yán)格的情況下，非單調(diào)性和時(shí)鐘偏移等問(wèn)題造成了設(shè)計(jì)的內(nèi)存模塊無(wú)法啟動(dòng)。除了以上提到的三個(gè)實(shí)例，還有很多其他的問(wèn)題，比如因?yàn)殡娙菰O(shè)計(jì)不當(dāng)導(dǎo)致電源電壓不穩(wěn)而無(wú)

11、法工作，數(shù)模接地不正確產(chǎn)生的干擾太嚴(yán)重使得系統(tǒng)不穩(wěn)定等等。   隨著電子技術(shù)的不斷發(fā)展，類(lèi)似于以上的各種問(wèn)題層出不窮，而且可以預(yù)見(jiàn)，今后還會(huì)出現(xiàn)更多的這樣或那樣的問(wèn)題。所以，了解信號(hào)完整性理論，進(jìn)而指導(dǎo)和驗(yàn)證高速PCB的設(shè)計(jì)是一件刻不容緩的事情。   傳統(tǒng)的PCB設(shè)計(jì)一般經(jīng)過(guò)原理圖設(shè)計(jì)、布局、布線(xiàn)、優(yōu)化等四個(gè)主要步驟，由于缺乏高速分析和仿真指導(dǎo)，信號(hào)的質(zhì)量無(wú)法得到保證，而且大部分問(wèn)題必須等到制板測(cè)試后才能發(fā)現(xiàn)，這大大降低了設(shè)計(jì)的效率，提高了成本，顯然在激烈的市場(chǎng)競(jìng)爭(zhēng)下，這種設(shè)計(jì)方法是很不利的。于是，針對(duì)高速PCB設(shè)計(jì)，業(yè)界提出了一種新的設(shè)計(jì)思路，稱(chēng)為“自

12、上而下”的設(shè)計(jì)方法，這是一種建立在實(shí)時(shí)仿真基礎(chǔ)上優(yōu)化的高效設(shè)計(jì)流程，見(jiàn)圖1-1-1：      圖1-1-1高速PCB設(shè)計(jì)流程   從上面的流程圖可以看到，高速的PCB設(shè)計(jì)在完成之前，經(jīng)過(guò)多方面的仿真、分析和優(yōu)化，避免了絕大部分可能產(chǎn)生的問(wèn)題，如果依托強(qiáng)大的EDA仿真工具，基本上能實(shí)現(xiàn)“設(shè)計(jì)即正確”目的。   在整個(gè)高速設(shè)計(jì)過(guò)程中，信號(hào)完整性工程師必須貫穿于設(shè)計(jì)的始終，Cadence公司的首席顧問(wèn)Donald Telian曾給信號(hào)完整性工程師歸納了七點(diǎn)作用：·    研究和定

13、義(pioneering and defining)·    分類(lèi)和總結(jié)(Partitioning 和Approximating)·    建模和測(cè)量(Modeling and Measuring)·    設(shè)計(jì)和優(yōu)化(Designing and optimizing)·    量化和驗(yàn)證(Quantifying and verifying)·    減少和簡(jiǎn)化(Reducing and simplifying)·  

14、0; 聯(lián)系和調(diào)試(Correlating and Debugging)   對(duì)于以上這七大作用的詳細(xì)闡述，可以參見(jiàn)1997 high performance system Design Conference上Donald Telian的原稿。1.3 相關(guān)的一些基本概念   在具體討論信號(hào)完整性理論知識(shí)之前，這節(jié)中我們將對(duì)高速設(shè)計(jì)中經(jīng)常提到的一些基本名詞做些簡(jiǎn)單地整理和介紹，給初步接觸高速的設(shè)計(jì)人員提供一個(gè)概念性的認(rèn)識(shí)。信號(hào)完整性(Signal Integrity)：就是指電路系統(tǒng)中信號(hào)的質(zhì)量，如果在要求的時(shí)間內(nèi)，信號(hào)能不失真地從源端傳送到接收端，我們就稱(chēng)

15、該信號(hào)是完整的。  傳輸線(xiàn)(Transmission Line)：由兩個(gè)具有一定長(zhǎng)度的導(dǎo)體組成回路的連接線(xiàn)，我們稱(chēng)之為傳輸線(xiàn)，有時(shí)也被稱(chēng)為延遲線(xiàn)。  集總電路(Lumped circuit)：在一般的電路分析中，電路的所有參數(shù)，如阻抗、容抗、感抗都集中于空間的各個(gè)點(diǎn)上，各個(gè)元件上，各點(diǎn)之間的信號(hào)是瞬間傳遞的，這種理想化的電路模型稱(chēng)為集總電路。  分布式系統(tǒng)(Distributed System)：實(shí)際的電路情況是各種參數(shù)分布于電路所在空間的各處，當(dāng)這種分散性造成的信號(hào)延遲時(shí)間與信號(hào)本身的變化時(shí)間相比己不能忽略的時(shí)侯，整個(gè)信號(hào)通道是帶有

16、電阻、電容、電感的復(fù)雜網(wǎng)絡(luò)，這就是一個(gè)典型的分布參數(shù)系統(tǒng)。  上升/下降時(shí)間(Rise/Fall Time)：信號(hào)從低電平跳變?yōu)楦唠娖剿枰臅r(shí)間，通常是量度上升/下降沿在10%-90%電壓幅值之間的持續(xù)時(shí)間，記為T(mén)r。  截止頻率(Knee Frequency)：這是表征數(shù)字電路中集中了大部分能量的頻率范圍(05/Tr)，記為Fknee。，一般認(rèn)為超過(guò)這個(gè)頻率的能量對(duì)數(shù)字信號(hào)的傳輸沒(méi)有任何影響。特征阻抗(Characteristic Impedance)：交流信號(hào)在傳輸線(xiàn)上傳播中的每一步遇到不變的瞬間阻抗就被稱(chēng)為特征阻抗，也稱(chēng)為浪涌阻抗，記為Zo?？梢?/p>

17、通過(guò)傳輸線(xiàn)上輸入電壓對(duì)輸入電流的比率值(V/I)來(lái)表示。  傳輸延遲(Propagation delay)：指信號(hào)在傳輸線(xiàn)上的傳播延時(shí)，與線(xiàn)長(zhǎng)和信號(hào)傳播速度有關(guān)，記為tpd  微帶線(xiàn)(Micro-Strip)：指只有一邊存在參考平面的傳輸線(xiàn)。  帶狀線(xiàn)(Strip-Line)：指兩邊都有參考平面的傳輸線(xiàn)。趨膚效應(yīng)(Skin effect)：指當(dāng)信號(hào)頻率提高時(shí)，流動(dòng)電荷會(huì)漸漸向傳輸線(xiàn)的邊緣靠近，甚至中間將沒(méi)有電流通過(guò)。與此類(lèi)似的還有集束效應(yīng)，現(xiàn)象是電流密集區(qū)域集中在導(dǎo)體的內(nèi)側(cè)。  反射(Reflection)：指由于

18、阻抗不匹配而造成的信號(hào)能量的不完全吸收，發(fā)射的程度可以有反射系數(shù)p表示。  過(guò)沖/下沖(Over shoot/under shoot)：過(guò)沖就是指接收信號(hào)的第一個(gè)峰值或谷值超過(guò)設(shè)定電壓對(duì)于上升沿是指第一個(gè)峰值超過(guò)最高電壓；對(duì)于下降沿是指第一個(gè)谷值超過(guò)最低電壓，而下沖就是指第二個(gè)谷值或峰值。  振蕩：在一個(gè)時(shí)鐘周期中，反復(fù)的出現(xiàn)過(guò)沖和下沖，我們就稱(chēng)之為振蕩。振蕩根據(jù)表現(xiàn)形式可分為振鈴(Ringing)和環(huán)繞振蕩，振鈴為欠阻尼振蕩，而環(huán)繞振蕩為過(guò)阻尼振蕩。匹配(Ternlination)：指為了消除反射而通過(guò)添加電阻或電容器件來(lái)達(dá)到阻抗一致的效果。因?yàn)橥ǔ２?/p>

19、用在源端或終端，所以也稱(chēng)為端接。  串?dāng)_：串?dāng)_是指當(dāng)信號(hào)在傳輸線(xiàn)上傳播時(shí)，因電磁耦合對(duì)相鄰的傳輸線(xiàn)產(chǎn)生的不期望的電壓噪聲干擾，這種干擾是由于傳輸線(xiàn)之間的互感和互容引起的。  信號(hào)回流(Return current)：指伴隨信號(hào)傳播的返回電流。  自屏蔽(Self shielding)：信號(hào)在傳輸線(xiàn)上傳播時(shí)，靠大電容耦合抑制電場(chǎng)，靠小電感耦合抑制磁場(chǎng)來(lái)維持低電抗的方法稱(chēng)為自屏蔽。  前向串?dāng)_(Forward Crosstalk)：指干擾源對(duì)犧牲源的接收端產(chǎn)生的第一次干擾，也稱(chēng)為遠(yuǎn)端干擾(Far-end crossta

20、lk)。  后向串?dāng)_(Forward Crosstalk)：指干擾源對(duì)犧牲源的發(fā)送端產(chǎn)生的第一次干擾，也稱(chēng)為近端干擾(Near-end crosstalk)。屏蔽效率(SE)：是對(duì)屏蔽的適用性進(jìn)行評(píng)估的一個(gè)參數(shù)，單位為分貝。  吸收損耗：吸收損耗是指電磁波穿過(guò)屏蔽罩的時(shí)候能量損耗的數(shù)量。  反射損耗：反射損耗是指由于屏蔽的內(nèi)部反射導(dǎo)致的能量損耗的數(shù)量，他隨著波阻和屏蔽阻抗的比率而變化。  校正因子：表示屏蔽效率下降的情況的參數(shù)，由于屏蔽物吸收效率不高，其內(nèi)部的再反射會(huì)使穿過(guò)屏蔽層另一面的能量增加，所以校正因子是個(gè)負(fù)

21、數(shù)，而且只使用于薄屏蔽罩中存在多個(gè)反射的情況分析。  差模EMI：傳輸線(xiàn)上電流從驅(qū)動(dòng)端流到接收端的時(shí)候和它回流之間耦合產(chǎn)生的EMI，就叫做差模EMI。共模EMI：當(dāng)兩條或者多條傳輸線(xiàn)以相同的相位和方向從驅(qū)動(dòng)端輸出到接收端的時(shí)候，就會(huì)產(chǎn)生共模輻射，既共模EMI。  發(fā)射帶寬：即最高頻率發(fā)射帶寬，當(dāng)數(shù)字集成電路從邏輯高低之間轉(zhuǎn)換的時(shí)候，輸出端產(chǎn)生的方波信號(hào)頻率并不是導(dǎo)致EMI的唯一成分。該方波中包含頻率范圍更寬廣的正弦諧波分量，這些正弦諧波分量是工程師所關(guān)心的EMI頻率成分，而最高的EMI頻率也稱(chēng)為EMI的發(fā)射帶寬。  電磁環(huán)境：存在于給

22、定場(chǎng)所的所有電磁現(xiàn)象的總和。  電磁騷擾：任何能引起裝置、設(shè)備或系統(tǒng)性能降低或者對(duì)有生命或者無(wú)生命物質(zhì)產(chǎn)生損害作用的電磁現(xiàn)象。電磁干擾：電磁騷擾引起設(shè)備、傳輸通道和系統(tǒng)性能的下降。  電磁兼容性：設(shè)備或者系統(tǒng)在電磁環(huán)境中能正常工作且不對(duì)該環(huán)境中任何事物構(gòu)成不能承受的電磁騷擾的能力。  系統(tǒng)內(nèi)干擾：系統(tǒng)中出現(xiàn)由本系統(tǒng)內(nèi)部電磁騷擾引起的電磁干擾。  系統(tǒng)間干擾：有其他系統(tǒng)產(chǎn)生的電磁干擾對(duì)一個(gè)系統(tǒng)造成的電磁干擾。靜電放電：具有不同靜電電位的物體相互接近或者接觸時(shí)候而引起的電荷轉(zhuǎn)移。  建立時(shí)間(set

23、up Time)：建立時(shí)間就是接收器件需要數(shù)據(jù)提前于時(shí)鐘沿穩(wěn)定存在于輸入端的時(shí)間。  保持時(shí)間(Hold Time)：為了成功的鎖存一個(gè)信號(hào)到接收端，器件必須要求數(shù)據(jù)信號(hào)在被時(shí)鐘沿觸發(fā)后繼續(xù)保持一段時(shí)間，以確保數(shù)據(jù)被正確的操作。這個(gè)最小的時(shí)間就是我們說(shuō)的保持時(shí)間。  飛行時(shí)間(Flight Time)：指信號(hào)從驅(qū)動(dòng)端傳輸?shù)浇邮斩?，并達(dá)到一定的電平之間的延時(shí)，和傳輸延遲和上升時(shí)間有關(guān)。  Tco：是指器件的輸入時(shí)鐘邊緣觸發(fā)有效到輸出信號(hào)有效的時(shí)間差，這是信號(hào)在器件內(nèi)部的所有延遲總和，一般包括邏輯延遲和緩沖延遲。  緩

24、沖延遲(buffer delay)：指信號(hào)經(jīng)過(guò)緩沖器達(dá)到有效的電壓輸出所需要的時(shí)間  時(shí)鐘抖動(dòng)(Jitter)：時(shí)鐘抖動(dòng)是指時(shí)鐘觸發(fā)沿的隨機(jī)誤差，通?？梢杂脙蓚€(gè)或多個(gè)時(shí)鐘周期差值來(lái)量度，這個(gè)誤差是由時(shí)鐘發(fā)生器內(nèi)部產(chǎn)生的，和后期布線(xiàn)沒(méi)有關(guān)系。  時(shí)鐘偏移(Skew)：是指由同樣的時(shí)鐘產(chǎn)生的多個(gè)子時(shí)鐘信號(hào)之間的延時(shí)差異。  假時(shí)鐘：假時(shí)鐘是指時(shí)鐘越過(guò)閾值(threshold)無(wú)意識(shí)地改變了狀態(tài)(有時(shí)在VIL或VIH之間)。通常由于過(guò)分的下沖(undershoot)或串?dāng)_(crosstalk)引起。  電源完整性(Pow

25、er Integrity)：   指電路系統(tǒng)中的電源和地的質(zhì)量。  同步開(kāi)關(guān)噪聲(Simultaneous Switch Noise)：指當(dāng)器件處于開(kāi)關(guān)狀態(tài)，產(chǎn)生瞬間變化的電流(di/dt)，在經(jīng)過(guò)回流途徑上存在的電感時(shí)，形成交流壓降，從而引起噪聲，簡(jiǎn)稱(chēng)SSN。也稱(chēng)為i噪聲。  地彈(Ground Bounce)：指由于封裝電感而引起地平面的波動(dòng)，造成芯片地和系統(tǒng)地不一致的現(xiàn)象。同樣，如果是由于封裝電感引起的芯片和系統(tǒng)電源差異，就稱(chēng)為電源反彈(Power Bounce)。PCB疊層參考名詞定義：SIG：信號(hào)層；GND：地層；PWR：電

26、源層；電路板的疊層安排是對(duì)PCB的整個(gè)系統(tǒng)設(shè)計(jì)的基礎(chǔ)。疊層設(shè)計(jì)如有缺陷，將最終影響到整機(jī)的EMC性能?？偟膩?lái)說(shuō)疊層設(shè)計(jì)主要要遵從兩個(gè)規(guī)矩:1. 每個(gè)走線(xiàn)層都必須有一個(gè)鄰近的參考層(電源或地層);2. 鄰近的主電源層和地層要保持最小間距,以提供較大的耦合電容; 下面列出從兩層板到十層板的疊層：2.1 單面板和雙面板的疊層；對(duì)于兩層板來(lái)說(shuō)，由于板層數(shù)量少，已經(jīng)不存在疊層的問(wèn)題?？刂艵MI輻射主要從布線(xiàn)和布局來(lái)考慮；單層板和雙層板的電磁兼容問(wèn)題越來(lái)越突出。造成這種現(xiàn)象的主要原因就是因是信號(hào)回路面積過(guò)大，不僅產(chǎn)生了較強(qiáng)的電磁輻射，而且使電路對(duì)外界干擾敏感。要改善線(xiàn)路的電磁兼容性，最簡(jiǎn)單的方法

27、是減小關(guān)鍵信號(hào)的回路面積。關(guān)鍵信號(hào)：從電磁兼容的角度考慮，關(guān)鍵信號(hào)主要指產(chǎn)生較強(qiáng)輻射的信號(hào)和對(duì)外界敏感的信號(hào)。能夠產(chǎn)生較強(qiáng)輻射的信號(hào)一般是周期性信號(hào)，如時(shí)鐘或地址的低位信號(hào)。對(duì)干擾敏感的信號(hào)是指那些電平較低的模擬信號(hào)。 單、雙層板通常使用在低于10KHz的低頻模擬設(shè)計(jì)中:1 在同一層的電源走線(xiàn)以輻射狀走線(xiàn)，并最小化線(xiàn)的長(zhǎng)度總和；2 走電源、地線(xiàn)時(shí)，相互靠近；在關(guān)鍵信號(hào)線(xiàn)邊上布一條地線(xiàn)，這條地線(xiàn)應(yīng)盡量靠近信號(hào)線(xiàn)。這樣就形成了較小的回路面積，減小差模輻射對(duì)外界干擾的敏感度。當(dāng)信號(hào)線(xiàn)的旁邊加一條地線(xiàn)后，就形成了一個(gè)面積最小的回路，信號(hào)電流肯定會(huì)取道這個(gè)回路，而不是其它地線(xiàn)路徑。3 如果是雙

28、層線(xiàn)路板，可以在線(xiàn)路板的另一面，緊靠近信號(hào)線(xiàn)的下面，沿著信號(hào)線(xiàn)布一條地線(xiàn)，一線(xiàn)盡量寬些。這樣形成的回路面積等于線(xiàn)路板的厚度乘以信號(hào)線(xiàn)的長(zhǎng)度。 2.2 四層板的疊層；推薦疊層方式：2.2.1 SIGGND(PWR)PWR (GND)SIG；2.2.2 GNDSIG(PWR)SIG(PWR)GND；  對(duì)于以上兩種疊層設(shè)計(jì)，潛在的問(wèn)題是對(duì)于傳統(tǒng)的1.6mm（62mil）板厚。層間距將會(huì)變得很大，不僅不利于控制阻抗，層間耦合及屏蔽；特別是電源地層之間間距很大，降低了板電容，不利于濾除噪聲。對(duì)于第一種方案，通常應(yīng)用于板上芯片較多的情況。這種方案可得到較好的SI性能，對(duì)于E

29、MI性能來(lái)說(shuō)并不是很好，主要要通過(guò)走線(xiàn)及其他細(xì)節(jié)來(lái)控制。主要注意：地層放在信號(hào)最密集的信號(hào)層的相連層，有利于吸收和抑制輻射；增大板面積，體現(xiàn)20H規(guī)則。對(duì)于第二種方案，通常應(yīng)用于板上芯片密度足夠低和芯片周?chē)凶銐蛎娣e(放置所要求的電源覆銅層)的場(chǎng)合。此種方案PCB的外層均為地層，中間兩層均為信號(hào)/電源層。信號(hào)層上的電源用寬線(xiàn)走線(xiàn)，這可使電源電流的路徑阻抗低，且信號(hào)微帶路徑的阻抗也低，也可通過(guò)外層地屏蔽內(nèi)層信號(hào)輻射。從EMI控制的角度看，這是現(xiàn)有的最佳4層PCB結(jié)構(gòu)。主要注意：中間兩層信號(hào)、電源混合層間距要拉開(kāi)，走線(xiàn)方向垂直，避免出現(xiàn)串?dāng)_；適當(dāng)控制板面積，體現(xiàn)20H規(guī)則；如果要控制走線(xiàn)阻抗，上述

30、方案要非常小心地將走線(xiàn)布置在電源和接地鋪銅島的下邊。另外，電源或地層上的鋪銅之間應(yīng)盡可能地互連在一起，以確保DC和低頻的連接性。 2.3 六層板的疊層；對(duì)于芯片密度較大、時(shí)鐘頻率較高的設(shè)計(jì)應(yīng)考慮6層板的設(shè)計(jì)推薦疊層方式： 2.3.1 SIGGNDSIGPWRGNDSIG；對(duì)于這種方案，這種疊層方案可得到較好的信號(hào)完整性，信號(hào)層與接地層相鄰，電源層和接地層配對(duì)，每個(gè)走線(xiàn)層的阻抗都可較好控制，且兩個(gè)地層都是能良好的吸收磁力線(xiàn)。并且在電源、地層完整的情況下能為每個(gè)信號(hào)層都提供較好的回流路徑。 2.3.2 GNDSIGGNDPWRSIG GND；對(duì)于這種方案，該種方案只適

31、用于器件密度不是很高的情況，這種疊層具有上面疊層的所有優(yōu)點(diǎn)，并且這樣頂層和底層的地平面比較完整，能作為一個(gè)較好的屏蔽層來(lái)使用。需要注意的是電源層要靠近非主元件面的那一層，因?yàn)榈讓拥钠矫鏁?huì)更完整。因此，EMI性能要比第一種方案好。小結(jié)：對(duì)于六層板的方案,電源層與地層之間的間距應(yīng)盡量減小，以獲得好的電源、地耦合。但62mil的板厚,層間距雖然得到減小,還是不容易把主電源與地層之間的間距控制得很小。對(duì)比第一種方案與第二種方案，第二種方案成本要大大增加。因此，我們疊層時(shí)通常選擇第一種方案。設(shè)計(jì)時(shí)，遵循20H規(guī)則和鏡像層 規(guī)則設(shè)計(jì) 2.4 八層板的疊層； 無(wú)需注冊(cè)八層板通常使用下面三種疊層方式

32、2.4.1 由于差的電磁吸收能力和大的電源阻抗導(dǎo)致這種不是一種好的疊層方式。它的結(jié)構(gòu)如下：1 Signal 1 元件面、微帶走線(xiàn)層2 Signal 2 內(nèi)部微帶走線(xiàn)層，較好的走線(xiàn)層（X方向）3 Ground4 Signal 3 帶狀線(xiàn)走線(xiàn)層，較好的走線(xiàn)層（Y方向）5 Signal 4 帶狀線(xiàn)走線(xiàn)層6 Power7 Signal 5 內(nèi)部微帶走線(xiàn)層8 Signal 6 微帶走線(xiàn)層 2.4.2 是第三種疊層方式的變種，由于增加了參考層，具有較好的EMI性能，各信號(hào)層的特性阻抗可以很好的控制1 Signal 1 元件面、微帶走線(xiàn)層，好的走線(xiàn)層2 Ground 地層，較好的電磁波吸收能力3

33、Signal 2 帶狀線(xiàn)走線(xiàn)層，好的走線(xiàn)層4 Power 電源層，與下面的地層構(gòu)成優(yōu)秀的電磁吸收5 Ground 地層6 Signal 3 帶狀線(xiàn)走線(xiàn)層，好的走線(xiàn)層7 Power 地層，具有較大的電源阻抗8 Signal 4 微帶走線(xiàn)層，好的走線(xiàn)層 2.4.3 最佳疊層方式，由于多層地參考平面的使用具有非常好的地磁吸收能力。1 Signal 1 元件面、微帶走線(xiàn)層，好的走線(xiàn)層2 Ground 地層，較好的電磁波吸收能力3 Signal 2 帶狀線(xiàn)走線(xiàn)層，好的走線(xiàn)層 高速下載4 Power 電源層，與下面的地層構(gòu)成優(yōu)秀的電磁吸收5 Ground 地層6 Signal 3 帶狀線(xiàn)走線(xiàn)層，

34、好的走線(xiàn)層7 Ground 地層，較好的電磁波吸收能力8 Signal 4 微帶走線(xiàn)層，好的走線(xiàn)層 2.5 小結(jié)對(duì)于如何選擇設(shè)計(jì)用幾層板和用什么方式的疊層，要根據(jù)板上信號(hào)網(wǎng)絡(luò)的數(shù)量，器件密度，PIN密度，信號(hào)的頻率，板的大小等許多因素。對(duì)于這些因素我們要綜合考慮。對(duì)于信號(hào)網(wǎng)絡(luò)的數(shù)量越多，器件密度越大，PIN密度越大，信號(hào)的頻率越高的設(shè)計(jì)應(yīng)盡量采用多層板設(shè)計(jì)。為得到好的EMI性能最好保證每個(gè)信號(hào)層都有自己的參考層。pcb疊層參考：2層 S1和地，S2和電源4層 S1，地，電源，S26層 S1，S2，地，電源，S3，S46層 S1，地，S2，S3，電源，S46層 S1，電源，地，S2，地

35、，S38層 S1，S2，地，S3，S4，電源，S5，S68層 S1，地，S2，地，電源，S3，地，S410層 S1，地，S2，S3，地，電源，S4，S5，地，S610層 S1，S2，電源，地，S3，S4，地，電源，S5，S6高速時(shí)鐘信號(hào)布線(xiàn)高速時(shí)鐘信號(hào)布線(xiàn)電路在數(shù)字電路中占有重要地位，同時(shí)時(shí)鐘電路也是產(chǎn)生電磁輻射的主要來(lái)源。一個(gè)具有2n2上升沿的時(shí)鐘信號(hào)輻射能量的帶寬可達(dá)160MHz，其可能輻射帶寬可達(dá)十倍頻，即1.6GHz。因此，設(shè)計(jì)好時(shí)鐘電路是保證達(dá)到整機(jī)輻射指標(biāo)的關(guān)鍵。時(shí)鐘電路設(shè)計(jì)主要的問(wèn)題有如下幾個(gè)方面。（1）阻抗控制。計(jì)算各種由印制板線(xiàn)條構(gòu)成的微帶線(xiàn)和微帶波導(dǎo)的波阻抗、相移常數(shù)、衰減

36、常數(shù)等等。許多設(shè)計(jì)手冊(cè)都可以查到一些典型結(jié)構(gòu)的波阻抗和衰減常數(shù)。特殊結(jié)構(gòu)的微帶線(xiàn)和微帶波導(dǎo)的參數(shù)需要用計(jì)算電磁學(xué)的方法求解。（2）傳輸延遲和阻抗匹配。由印制線(xiàn)條的相移常數(shù)計(jì)算時(shí)鐘脈沖受到的延遲，當(dāng)延遲達(dá)到一定數(shù)值時(shí)，就要進(jìn)行阻抗匹配，以免發(fā)生終端反射使時(shí)鐘信號(hào)抖動(dòng)或發(fā)生過(guò)沖。阻抗匹配方法有串聯(lián)電阻、并聯(lián)電阻、戴維南網(wǎng)絡(luò)、RC網(wǎng)絡(luò)、二極管陣等。（3）印制線(xiàn)條上接入較多容性負(fù)載的影響。接在印制線(xiàn)條上的容性負(fù)載對(duì)線(xiàn)條的波阻抗有較大的影響，特別是對(duì)總線(xiàn)結(jié)構(gòu)的電路容性負(fù)載的影響往往是要考慮的關(guān)鍵因素。在PCB板上，高速時(shí)鐘信號(hào)是一類(lèi)很特殊的信號(hào)：信號(hào)頻率高，對(duì)信號(hào)波形要求高，信號(hào)受干擾要小。而這個(gè)時(shí)鐘的

37、穩(wěn)定對(duì)系統(tǒng)的可靠性和準(zhǔn)確性都直接相關(guān)，時(shí)鐘信號(hào)抖動(dòng)、漂移、畸變等都對(duì)系統(tǒng)有很大的影響。因此在設(shè)計(jì)一個(gè)電路，特別是帶有高速時(shí)鐘電路的PCB板時(shí)，一定要優(yōu)先考慮系統(tǒng)的時(shí)鐘分配、走線(xiàn)、種類(lèi)等問(wèn)題。根據(jù)筆者和廣大電子工程師的經(jīng)驗(yàn)，對(duì)高速時(shí)鐘信號(hào)布線(xiàn)（如圖3-15所示）有以下幾點(diǎn)要求：（1）高速時(shí)鐘信號(hào)線(xiàn)優(yōu)先級(jí)高。高速時(shí)鐘信號(hào)線(xiàn)一般是信號(hào)中優(yōu)先級(jí)最高，在布線(xiàn)的時(shí)候，需要首先和特別考慮系統(tǒng)的主時(shí)鐘信號(hào)線(xiàn)。因?yàn)闀r(shí)鐘的穩(wěn)定性和可靠性直接影響整個(gè)系統(tǒng)或產(chǎn)品的特性。如果時(shí)鐘不穩(wěn)，必然導(dǎo)致產(chǎn)品的不穩(wěn)定，產(chǎn)品精度降低，甚至不能使用等一系列問(wèn)題。（2）高速時(shí)鐘信號(hào)線(xiàn)盡可能地短。高速時(shí)鐘信號(hào)線(xiàn)信號(hào)頻率高，對(duì)波形要求嚴(yán)格，

38、要求信號(hào)的衰減和受到的干擾最小，為了將干擾降低到最小，所以要求走線(xiàn)盡量地短，保證信號(hào)的失真度最小。（3）高速時(shí)鐘信號(hào)線(xiàn)盡量走在電路板的同一層上，避免過(guò)孔。高速時(shí)鐘信號(hào)走線(xiàn)設(shè)計(jì)盡量設(shè)計(jì)在同一層上，也是為了減少信號(hào)的失真度，如果采用多層布線(xiàn)，必然要存在過(guò)孔。而過(guò)孔是具有分布電感和電容，過(guò)孔的分布參數(shù)會(huì)時(shí)鐘信號(hào)的反射和于擾，導(dǎo)致時(shí)鐘的漂移或抖動(dòng)；過(guò)孔還對(duì)時(shí)鐘信號(hào)的阻抗造成不連續(xù)，會(huì)導(dǎo)致信號(hào)的反射和疊加，造成時(shí)鐘信號(hào)的變形，這些都是對(duì)我們有害的。（4）高速時(shí)鐘信號(hào)線(xiàn)盡量走直線(xiàn)，避免走折線(xiàn)，可以采用弧線(xiàn)宋代替折線(xiàn)。高頻電路布線(xiàn)的引線(xiàn)最好采用全直線(xiàn)，需要轉(zhuǎn)折，可用45°折線(xiàn)或圓弧轉(zhuǎn)折。這種要求在

39、低頻電路中僅僅用于提高鋼箔的固著強(qiáng)度，而在高頻電路中，滿(mǎn)足這一要求卻可以減少高頻信號(hào)對(duì)外的電磁輻射和與其他信號(hào)之間的串?dāng)_。（5）高速時(shí)鐘信號(hào)線(xiàn)不分路。高速時(shí)鐘信號(hào)線(xiàn)一般不分路，不分枝。時(shí)鐘信號(hào)的分路會(huì)造成時(shí)鐘信號(hào)的衰減、反射，導(dǎo)致信號(hào)的變形，而且信號(hào)的相位可能發(fā)生變化。為了保證時(shí)鐘相位的一致性，通常在需要時(shí)鐘分路的地方，可以采用專(zhuān)用的時(shí)鐘分路、放大、整形的芯片。這種芯片可以對(duì)時(shí)鐘進(jìn)行無(wú)衰減、無(wú)相差的分路。（6）必要對(duì)時(shí)鐘信號(hào)線(xiàn)進(jìn)行保護(hù)和屏蔽。高速時(shí)鐘信號(hào)線(xiàn)周?chē)M量沒(méi)有其他的干擾源和走線(xiàn)。在外部環(huán)境比較惡劣，或者時(shí)鐘周?chē)懈蓴_比較強(qiáng)的信號(hào)線(xiàn)時(shí)，我們要在信號(hào)線(xiàn)和時(shí)鐘線(xiàn)之間加以隔離，對(duì)時(shí)鐘信號(hào)線(xiàn)進(jìn)行保護(hù)和屏蔽，將干擾降低到最小。PCB設(shè)計(jì)中關(guān)于高速時(shí)鐘信號(hào)布線(xiàn)的問(wèn)題