第3章 組合邏輯電路(發(fā)出版社)

1、 第第3 3章章 組合邏輯電路組合邏輯電路 學(xué)習(xí)學(xué)習(xí)要求要求: : 1. 1. 清楚組合邏輯電路的概念與特點；清楚組合邏輯電路的概念與特點； 2. 2. 掌握組合邏輯電路的分析方法；掌握組合邏輯電路的分析方法； 3. 3. 掌握使用中規(guī)模集成邏輯器件的方法，并能掌握使用中規(guī)模集成邏輯器件的方法，并能 用中規(guī)模集成器件設(shè)計滿足邏輯要求的電路。用中規(guī)模集成器件設(shè)計滿足邏輯要求的電路。 1 3.1 3.1 組合邏輯電路的結(jié)構(gòu)與特點組合邏輯電路的結(jié)構(gòu)與特點 組合邏輯電路組合邏輯電路: : 電路在任一時刻的輸出狀態(tài)僅由電路在任一時刻的輸出狀態(tài)僅由該時刻的輸入信號決定該時刻的輸入信號決定, ,與電路在此信

2、號輸入之前的與電路在此信號輸入之前的狀態(tài)無關(guān)。狀態(tài)無關(guān)。 圖圖3-1 3-1 組合邏輯電路結(jié)構(gòu)圖組合邏輯電路結(jié)構(gòu)圖2（1 1）邏輯功能特點：組合邏輯電路的輸出狀態(tài)僅取決于）邏輯功能特點：組合邏輯電路的輸出狀態(tài)僅取決于當(dāng)前時刻的輸入，與電路原來的狀態(tài)無關(guān)。也就是說，每當(dāng)前時刻的輸入，與電路原來的狀態(tài)無關(guān)。也就是說，每個輸出信號個輸出信號FiFi是輸入信號是輸入信號xixi的邏輯函數(shù)，可表示為：的邏輯函數(shù)，可表示為： （i=1,2,3,mi=1,2,3,m）（2 2）結(jié)構(gòu)特點：組合邏輯電路僅由基本邏輯門組成，不）結(jié)構(gòu)特點：組合邏輯電路僅由基本邏輯門組成，不包含任何存儲元件（第五章中的觸發(fā)器），無記

3、憶功能。包含任何存儲元件（第五章中的觸發(fā)器），無記憶功能。電路的輸入與輸出之間沒有反饋回路。電路的輸入與輸出之間沒有反饋回路。組合邏輯電路有如下特點：組合邏輯電路有如下特點：),.,(21niixxxfF 3 3.2 3.2 組合邏輯電路的分析組合邏輯電路的分析3.2.1 3.2.1 組合邏輯電路的分析方法組合邏輯電路的分析方法(1) (1) 根據(jù)給定的邏輯電路根據(jù)給定的邏輯電路 , ,寫出輸出邏輯函數(shù)寫出輸出邏輯函數(shù)表達(dá)式表達(dá)式; ;( (2) 2) 根據(jù)根據(jù)邏輯表達(dá)式邏輯表達(dá)式, ,列出真值表列出真值表; ;(3) (3) 觀察真值表，用文字概括出電路的邏輯功能。觀察真值表，用文字概括出電

4、路的邏輯功能。 (4)(4)檢驗原電路設(shè)計是否最簡，并改進(jìn)。檢驗原電路設(shè)計是否最簡，并改進(jìn)。 圖圖3-2 3-2 組合邏輯電路的分析方法組合邏輯電路的分析方法43.2.2 3.2.2 組合邏輯電路的分析舉例組合邏輯電路的分析舉例【例例3-1】分析圖分析圖3-3所示邏輯電路的功能。所示邏輯電路的功能。 （1）寫出輸出邏輯函數(shù)）寫出輸出邏輯函數(shù)表達(dá)式。表達(dá)式。（2）由表達(dá)式列出真值）由表達(dá)式列出真值表。真值表如表表。真值表如表3-1所示。所示。 PABFPCABC圖圖3-3 3-3 例例3.13.1的邏輯圖的邏輯圖5輸入輸入輸出輸出A AB BC CF F0 00 00 00 00 00 01 1

5、1 10 01 10 01 10 01 11 10 01 10 00 01 11 10 01 10 01 11 10 00 01 11 11 11 1（3 3）描述邏輯功能。）描述邏輯功能。由真值表可知：在輸入由真值表可知：在輸入A A、B B、C C三個變量中，有奇數(shù)個三個變量中，有奇數(shù)個1 1時，時，輸出輸出F F為為1 1，否則為，否則為0 0。因此，。因此，原圖所示的電路為三位的判奇原圖所示的電路為三位的判奇電路，又稱為奇校驗電路。電路，又稱為奇校驗電路。（4 4）檢驗原電路設(shè)計是否最）檢驗原電路設(shè)計是否最簡。簡。畫出卡諾圖，化簡結(jié)果與原電畫出卡諾圖，化簡結(jié)果與原電路一致，說明原電路設(shè)

6、計合理，路一致，說明原電路設(shè)計合理，無需改進(jìn)。無需改進(jìn)。 真值表真值表6【例例3.2】組合電路如圖組合電路如圖3-4所示，分析該電路的邏輯功能。所示，分析該電路的邏輯功能。解解:（1）由邏輯圖逐級寫出邏）由邏輯圖逐級寫出邏輯表達(dá)式。為了寫表達(dá)式方便，輯表達(dá)式。為了寫表達(dá)式方便，借助中間變量借助中間變量P、Q、R。（2）列真值表，如表）列真值表，如表3-2所示。所示。 PBQABCRAPABFPQRBABCAB圖圖3-4 3-4 例例3.23.2的電路圖的電路圖7（3 3）分析邏輯功能。）分析邏輯功能。由真值表可以看出：由真值表可以看出：A A、B B中只要一個為中只要一個為0 0，F(xiàn)=1F=1

7、；A A、B B全為全為1 1時，時，F(xiàn)=0F=0。F F與與輸入輸入C C無關(guān)。無關(guān)。該電路為該電路為A A、B B的與非運(yùn)的與非運(yùn)算電路。算電路。 輸入輸出ABCF00010011010101111001101111001110 表表3-2 3-2 例例3.23.2的真值表的真值表8（4 4）檢驗該電路設(shè)計是否最簡，并改進(jìn)。）檢驗該電路設(shè)計是否最簡，并改進(jìn)。經(jīng)卡諾圖經(jīng)卡諾圖3-5(a)3-5(a)化簡得，發(fā)現(xiàn)原電路的設(shè)計方案并不化簡得，發(fā)現(xiàn)原電路的設(shè)計方案并不是最簡，應(yīng)改進(jìn)。改進(jìn)后的電路如圖是最簡，應(yīng)改進(jìn)。改進(jìn)后的電路如圖3-5(b)3-5(b)所示。所示。 問題問題（1 1）如何用邏輯代

8、數(shù)化簡該函數(shù)？）如何用邏輯代數(shù)化簡該函數(shù)？ （2 2）如何用卡諾圖化簡邏輯函數(shù)？如何用卡諾圖化簡邏輯函數(shù)？ 圖圖3-53-5（a a）例例3.23.2化簡過程及邏輯圖化簡過程及邏輯圖(b)(b)化簡后的邏輯圖化簡后的邏輯圖9【例例3.33.3】如圖如圖3-63-6所示電路，分析功能。所示電路，分析功能。解：（解：（1 1）此圖為多輸出組合邏輯電路。先寫出每）此圖為多輸出組合邏輯電路。先寫出每個輸出的邏輯表達(dá)式。個輸出的邏輯表達(dá)式。 由輸入端開始逐級向后分析，最終可以得到輸由輸入端開始逐級向后分析，最終可以得到輸出的邏輯表達(dá)式：出的邏輯表達(dá)式：10 圖圖3-6 3-6 例例3.33.3的電路圖的

9、電路圖11（2 2）將輸入變量的不同?。⑤斎胱兞康牟煌≈荡胼敵鲞壿嫼瘮?shù)表達(dá)值代入輸出邏輯函數(shù)表達(dá)式，得到其真值表，如表式，得到其真值表，如表3-33-3所示。所示。（3 3）描述電路的邏輯功能。）描述電路的邏輯功能。如果將如果將A A、B B看作兩個加數(shù)，看作兩個加數(shù)，C C看作是低位來的進(jìn)位，而看作是低位來的進(jìn)位，而 則是全加和，是本位向高則是全加和，是本位向高位的進(jìn)位，很顯然這是一位的進(jìn)位，很顯然這是一個一位的二進(jìn)制全加器。個一位的二進(jìn)制全加器。 輸入輸入輸出輸出A AB BC CF F1 1F F2 20 00 00 00 00 00 00 01 11 10 00 01 10 01

10、 10 00 01 11 10 01 11 10 00 01 10 01 10 01 10 01 11 11 10 00 01 11 11 11 11 11 1表表3-3 3-3 例例3.33.3的真值表的真值表123.3 3.3 組合邏輯電路的設(shè)計組合邏輯電路的設(shè)計 3.3.1 3.3.1 組合邏輯電路的設(shè)計方法組合邏輯電路的設(shè)計方法（1 1）邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表）邏輯抽象。將文字描述的邏輯命題轉(zhuǎn)換成真值表叫邏輯抽象。叫邏輯抽象。 （2）進(jìn)行函數(shù)化簡，化簡形式應(yīng)依據(jù)所用器件類型而進(jìn)行函數(shù)化簡，化簡形式應(yīng)依據(jù)所用器件類型而定。定。 （3）根據(jù)化簡的結(jié)果，畫出對應(yīng)的邏輯電路

11、圖根據(jù)化簡的結(jié)果，畫出對應(yīng)的邏輯電路圖。一般步驟一般步驟:13【例例3.43.4】設(shè)計一個組合邏輯電路，要求滿足以下功能：設(shè)計一個組合邏輯電路，要求滿足以下功能：當(dāng)輸入控制端當(dāng)輸入控制端E=0E=0時，輸出端時，輸出端F=A+BF=A+B；當(dāng)；當(dāng)E=1E=1時，輸出端時，輸出端F=ABF=AB。 解：（解：（1 1）邏輯抽象。）邏輯抽象。 設(shè)設(shè)E E、A A、B B分別代表三個輸入變量，分別代表三個輸入變量，F(xiàn) F為輸出變量。根據(jù)為輸出變量。根據(jù)題意列真值表，如表題意列真值表，如表3-43-4所示。所示。3.3.2 3.3.2 組合邏輯電路的設(shè)計舉例組合邏輯電路的設(shè)計舉例14（2 2）畫卡諾圖

12、進(jìn)行函數(shù)化簡，）畫卡諾圖進(jìn)行函數(shù)化簡，如圖如圖3-83-8所示。所示。輸入輸入輸出輸出EABF00000011010101111000101011001111ABBEAEF表表3-4 3-4 例例3.43.4的真值表的真值表15（3 3）畫邏輯圖，如圖）畫邏輯圖，如圖3-93-9所示所示 圖圖3-9 3-9 例例3.43.4的邏輯圖的邏輯圖16【例例3.53.5】假設(shè)檢驗?zāi)钞a(chǎn)品是否合格要看四種指標(biāo)，其中假設(shè)檢驗?zāi)钞a(chǎn)品是否合格要看四種指標(biāo)，其中有一項指標(biāo)為主指標(biāo)。當(dāng)包含主指標(biāo)在內(nèi)的三項指標(biāo)合有一項指標(biāo)為主指標(biāo)。當(dāng)包含主指標(biāo)在內(nèi)的三項指標(biāo)合格時，產(chǎn)品屬于正品，否則為廢品。設(shè)計該產(chǎn)品質(zhì)量檢格時，產(chǎn)品

13、屬于正品，否則為廢品。設(shè)計該產(chǎn)品質(zhì)量檢驗器。要求用與非門實現(xiàn)。驗器。要求用與非門實現(xiàn)。解：（解：（1 1）確定輸入輸出變量：設(shè)）確定輸入輸出變量：設(shè)A A、B B、C C、D D分別代表分別代表產(chǎn)品的四種指標(biāo)，其中產(chǎn)品的四種指標(biāo)，其中A A為主指標(biāo)，為為主指標(biāo)，為1 1時表示相應(yīng)的指時表示相應(yīng)的指標(biāo)合格，為標(biāo)合格，為0 0表示不合格；用表示不合格；用F F表示產(chǎn)品質(zhì)量的檢測結(jié)果，表示產(chǎn)品質(zhì)量的檢測結(jié)果，即輸出變量，取值為即輸出變量，取值為1 1時表示正品，為時表示正品，為0 0表示廢品。列出表示廢品。列出真值表，如表真值表，如表3-53-5所示。所示。17輸入輸入輸出輸出ABCDF000000

14、0010001000011001000010100110001110100001001010100101111100011011111011111118（2 2）利用卡諾圖進(jìn)行化簡，如圖）利用卡諾圖進(jìn)行化簡，如圖3-103-10所示可得：所示可得：FABDACDABC由于題目要求用與非門實現(xiàn)，因此將邏輯表達(dá)由于題目要求用與非門實現(xiàn)，因此將邏輯表達(dá)式變換成與非式：式變換成與非式：FABD ACD ABC 圖圖3-10 3-10 例例3.53.5的卡諾圖的卡諾圖19（3 3）畫邏輯圖，如圖）畫邏輯圖，如圖3-113-11所示所示 圖圖3-11 3-11 例例3.53.5的邏輯圖的邏輯圖20【例例3

15、.63.6】某航空公司上海至廣州每天有三班航班，按優(yōu)某航空公司上海至廣州每天有三班航班，按優(yōu)先級別依次分為先級別依次分為A A、B B、C C三班。在航空淡季，若有多班同三班。在航空淡季，若有多班同時發(fā)出飛行請求，則只允許其中優(yōu)先級別最高的航班飛時發(fā)出飛行請求，則只允許其中優(yōu)先級別最高的航班飛行。試設(shè)計一個滿足此要求的邏輯電路行。試設(shè)計一個滿足此要求的邏輯電路。解：（解：（1 1）設(shè)輸入變量為）設(shè)輸入變量為A A、B B、C C分別代表三班航班，分別代表三班航班，有飛行請求時其值為有飛行請求時其值為1 1，無飛行請求時則為，無飛行請求時則為0 0；輸出為；輸出為A A、B B、C C三班航班的

16、飛行信號，分別用三班航班的飛行信號，分別用F1F1、F2F2、F3F3表示，表示，取值為取值為1 1表示允許對應(yīng)的航班飛行，取值為表示允許對應(yīng)的航班飛行，取值為0 0表示不允表示不允許其飛行。許其飛行。21輸入輸入輸出輸出ABCF1F2F3000000001001010010011010100100101100110100111100根據(jù)題意，可列出其真值表，如表根據(jù)題意，可列出其真值表，如表3-63-6所示：所示： 表表3-6 3-6 例例3.63.6的真值表的真值表22（2 2）利用卡諾圖進(jìn)行化簡，如圖）利用卡諾圖進(jìn)行化簡，如圖3-123-12所示可得：所示可得：CBAFBAFAF321

17、圖圖3-123-12例例3.63.6的卡諾圖的卡諾圖23（3 3）畫邏輯圖，如圖）畫邏輯圖，如圖3-133-13所示所示 圖圖3-13 3-13 例例3.63.6的邏輯圖的邏輯圖243.4 3.4 組合邏輯電路中的競爭與冒險組合邏輯電路中的競爭與冒險3.4.1 產(chǎn)生競爭冒險現(xiàn)象的原因產(chǎn)生競爭冒險現(xiàn)象的原因 組合電路中，若某個變量通過兩條以上路徑到達(dá)輸組合電路中，若某個變量通過兩條以上路徑到達(dá)輸出端，由于每條路徑上的延遲時間不同，到達(dá)邏輯門出端，由于每條路徑上的延遲時間不同，到達(dá)邏輯門的時間就有先有后，這種現(xiàn)象稱為競爭。由于競爭就的時間就有先有后，這種現(xiàn)象稱為競爭。由于競爭就有可能使真值表描述的

18、邏輯關(guān)系受到暫時性的破壞，有可能使真值表描述的邏輯關(guān)系受到暫時性的破壞，在輸出端產(chǎn)生錯誤結(jié)果，這種現(xiàn)象稱為冒險。在輸出端產(chǎn)生錯誤結(jié)果，這種現(xiàn)象稱為冒險。 25 產(chǎn)生競爭冒險現(xiàn)象產(chǎn)生競爭冒險現(xiàn)象 不產(chǎn)生競爭冒險現(xiàn)象不產(chǎn)生競爭冒險現(xiàn)象 競爭是產(chǎn)生冒險的必然條件，而冒險并非競爭的必競爭是產(chǎn)生冒險的必然條件，而冒險并非競爭的必然結(jié)果。然結(jié)果。 圖圖3-14 3-14 競爭冒險邏輯圖競爭冒險邏輯圖263.4.2 冒險的分類冒險的分類 根據(jù)干擾脈沖的極性，冒險可分為偏根據(jù)干擾脈沖的極性，冒險可分為偏“0”冒險和偏冒險和偏“1”冒險。冒險。 型型(偏偏“0”冒險冒險) 型型( (偏偏“1”冒險冒險) AAA

19、A圖圖3-15 3-15 偏偏“0 0”冒險和偏冒險和偏“1 1”冒險冒險273.4.3 冒險現(xiàn)象的判別冒險現(xiàn)象的判別 1代數(shù)法代數(shù)法【例【例3.7】判斷邏輯函數(shù)是否存在冒險現(xiàn)象。判斷邏輯函數(shù)是否存在冒險現(xiàn)象。 解：觀察邏輯表達(dá)式可知：變量解：觀察邏輯表達(dá)式可知：變量A和和C都分別出現(xiàn)了多都分別出現(xiàn)了多次，均具備競爭條件，所以應(yīng)對這兩個變量進(jìn)行分析，次，均具備競爭條件，所以應(yīng)對這兩個變量進(jìn)行分析，如表所示。如表所示。28當(dāng)當(dāng)B=C=0B=C=0時，時， AA AAA輸入輸入輸出輸出BCF00011011FAA變量變量A A存在存在“0 0”型冒險。型冒險。輸入輸入輸出輸出ABF00001010

20、111C變量變量C C不存在冒險現(xiàn)象。不存在冒險現(xiàn)象。 表表3-7 3-7 代數(shù)法判別冒險現(xiàn)代數(shù)法判別冒險現(xiàn)象（存在象（存在“0 0”型冒險）型冒險）表表3-8 3-8 代數(shù)法判別冒險現(xiàn)象（不代數(shù)法判別冒險現(xiàn)象（不存在冒險現(xiàn)象存在冒險現(xiàn)象）29 2 2卡諾圖法卡諾圖法 畫出邏輯函數(shù)的卡諾圖，當(dāng)卡諾圖中兩個合并最小畫出邏輯函數(shù)的卡諾圖，當(dāng)卡諾圖中兩個合并最小項相切（不相交），而又無第三個卡諾圈將它們?nèi)υ陧椣嗲校ú幌嘟唬?，而又無第三個卡諾圈將它們?nèi)υ谝黄?，那么，這個邏輯函數(shù)可能出現(xiàn)冒險現(xiàn)象。如果一起，那么，這個邏輯函數(shù)可能出現(xiàn)冒險現(xiàn)象。如果圈圈“1 1”則為則為“0 0”型冒險，而圈型冒險，而圈“

21、0 0”則為則為“1 1”型冒型冒險。當(dāng)卡諾圈相交或相離時均無競爭冒險產(chǎn)生。險。當(dāng)卡諾圈相交或相離時均無競爭冒險產(chǎn)生。 和和ACAC兩個卡諾圈相切處兩個卡諾圈相切處B=C=0B=C=0，A A發(fā)生變化時將產(chǎn)發(fā)生變化時將產(chǎn)生冒險生冒險 BC圖圖3-16 3-16 卡諾圖法判別冒險現(xiàn)象卡諾圖法判別冒險現(xiàn)象303.4.4 3.4.4 冒險現(xiàn)象的消除冒險現(xiàn)象的消除1 1修改邏輯設(shè)計修改邏輯設(shè)計增加多余項增加多余項例如：函數(shù)，當(dāng)例如：函數(shù)，當(dāng)B=C=1B=C=1時，存在競爭冒險。若增加時，存在競爭冒險。若增加乘積項，則，當(dāng)乘積項，則，當(dāng)B=C=1B=C=1時，時，F(xiàn) F恒為恒為1 1，從而消除了冒險。，

22、從而消除了冒險。 2 2引入選通脈沖引入選通脈沖 在輸入端加一個選通脈沖信號，當(dāng)它為在輸入端加一個選通脈沖信號，當(dāng)它為0 0時，輸出時，輸出門被封鎖輸出一直為門被封鎖輸出一直為1 1，此時干擾脈沖不會輸出，即，此時干擾脈沖不會輸出，即電路的冒險反映不到輸出端。由于干擾脈沖只發(fā)生在電路的冒險反映不到輸出端。由于干擾脈沖只發(fā)生在輸入信號變化的瞬間，待電路進(jìn)入穩(wěn)態(tài)后，再讓選通輸入信號變化的瞬間，待電路進(jìn)入穩(wěn)態(tài)后，再讓選通信號為信號為1 1，打開輸出門，使最后輸出的是穩(wěn)定狀態(tài)的，打開輸出門，使最后輸出的是穩(wěn)定狀態(tài)的值，從而抑制干擾脈沖的輸出，消除了冒險現(xiàn)象。值，從而抑制干擾脈沖的輸出，消除了冒險現(xiàn)象。

23、 313 3接入濾波電容接入濾波電容 由于競爭冒險產(chǎn)生的干擾脈沖很窄，因此常在輸出由于競爭冒險產(chǎn)生的干擾脈沖很窄，因此常在輸出端對地并聯(lián)接上濾波電容端對地并聯(lián)接上濾波電容C C（如圖（如圖3-193-19所示），或在所示），或在本級輸出端與下級輸入端之間，串聯(lián)接上一個積分電本級輸出端與下級輸入端之間，串聯(lián)接上一個積分電路，可將干擾脈沖消除。路，可將干擾脈沖消除。 圖圖3-18 3-18 引入選通脈沖消除冒險引入選通脈沖消除冒險圖圖3-193-19加濾波電路消除冒險加濾波電路消除冒險323.5 3.5 常用中規(guī)模組合邏輯器件常用中規(guī)模組合邏輯器件3.5.1 3.5.1 編碼器編碼器 所謂編碼就是

24、將特定含義的輸入信號（文字、數(shù)字、所謂編碼就是將特定含義的輸入信號（文字、數(shù)字、符號）轉(zhuǎn)換成二進(jìn)制代碼的過程。實現(xiàn)該轉(zhuǎn)換過程的符號）轉(zhuǎn)換成二進(jìn)制代碼的過程。實現(xiàn)該轉(zhuǎn)換過程的邏輯電路稱為編碼器。邏輯電路稱為編碼器。 按照編碼方式不同，編碼器可分為普通編碼器和優(yōu)按照編碼方式不同，編碼器可分為普通編碼器和優(yōu)先編碼器。按照輸出代碼種類的不同，可分為二進(jìn)制先編碼器。按照輸出代碼種類的不同，可分為二進(jìn)制編碼器和非二進(jìn)制編碼器。編碼器和非二進(jìn)制編碼器。 331 1普通二進(jìn)制編碼器普通二進(jìn)制編碼器 普通編碼器工作時，任何時刻只允許一個輸入信號普通編碼器工作時，任何時刻只允許一個輸入信號有效，否則輸出將發(fā)生錯誤

25、。若輸入信號的個數(shù)有效，否則輸出將發(fā)生錯誤。若輸入信號的個數(shù)N N與與輸出編碼的位數(shù)輸出編碼的位數(shù)n n滿足滿足N= N= ，此電路稱為二進(jìn)制編碼，此電路稱為二進(jìn)制編碼器或線器或線 -n-n線編碼器。線編碼器。 【例例3.83.8】設(shè)計一個設(shè)計一個4 4線線-2-2線編碼器線編碼器解：（解：（1 1）確定輸入、輸出變量個數(shù)：）確定輸入、輸出變量個數(shù)：輸入為輸入為 四種信息，四種信息，輸出為輸出為 、 兩位的二進(jìn)制編碼，兩位的二進(jìn)制編碼，其框圖如圖其框圖如圖3-203-20所示。所示。3210IIII、0Y1Yn2n234 按照按照 下標(biāo)的值與下標(biāo)的值與 二進(jìn)二進(jìn)制代碼的值相對應(yīng)進(jìn)行編碼，制代碼

26、的值相對應(yīng)進(jìn)行編碼，真值表如表真值表如表3-83-8所示，這個真值所示，這個真值表也稱為編碼表。表也稱為編碼表。 輸入輸入輸出輸出IiY1Y0I000I101I210I311（2 2）化簡后得到最簡輸出邏）化簡后得到最簡輸出邏輯表達(dá)式。輯表達(dá)式。（3 3）畫編碼器電路圖，如圖）畫編碼器電路圖，如圖3-213-21所示。所示。013123Y =II YI +I +0Y1YiI352 2普通非二進(jìn)制編碼器普通非二進(jìn)制編碼器 若輸入信號的個數(shù)若輸入信號的個數(shù)N N與輸出變量的位數(shù)與輸出變量的位數(shù)n n不滿足不滿足N= N= ，此電路稱為非二進(jìn)制編碼器。非二進(jìn)制編碼器中最常此電路稱為非二進(jìn)制編碼器。非

27、二進(jìn)制編碼器中最常見的是二見的是二- -十進(jìn)制編碼器。所謂二十進(jìn)制編碼器。所謂二- -十進(jìn)制編碼器是指十進(jìn)制編碼器是指用四位二進(jìn)制（用四位二進(jìn)制（BCDBCD碼）來表示十進(jìn)制碼）來表示十進(jìn)制0-90-9的編碼電路，的編碼電路，又稱又稱BCDBCD編碼器或者編碼器或者1010線線-4-4線編碼器。線編碼器?！纠?.93.9】設(shè)計一個設(shè)計一個8421BCD8421BCD編碼器編碼器解：（解：（1 1）確定輸入、輸出變量個數(shù)：）確定輸入、輸出變量個數(shù)：輸入為輸入為 代表代表0-90-9十個十個十進(jìn)制信號，輸出為十進(jìn)制信號，輸出為D D、C C、B B、A A四四位位8421BCD8421BCD編碼

28、，其框圖如圖編碼，其框圖如圖3-223-22所所示。示。 n29810.IIII、36列出編碼表列出編碼表3-93-9。 （2 2）邏輯表達(dá)式：）邏輯表達(dá)式： （3 3）用或門實現(xiàn)的邏輯圖如圖）用或門實現(xiàn)的邏輯圖如圖 3-23 3-23所示。所示。輸入輸入輸出輸出IiDCBAI00000I10001I20010I30011I40100I50101I60110I70111I81000I91001135792367456789IIIIII+ I + I + IIII + II + IABCD373 3優(yōu)先編碼器優(yōu)先編碼器 優(yōu)先編碼器是當(dāng)輸入端中有多個輸入信號同時有效優(yōu)先編碼器是當(dāng)輸入端中有多個輸入

29、信號同時有效時，電路只對其中優(yōu)先級別最高的一個信號進(jìn)行編碼。時，電路只對其中優(yōu)先級別最高的一個信號進(jìn)行編碼?！纠?.103.10】假設(shè)有三種報警信號，按優(yōu)先級由高到低排假設(shè)有三種報警信號，按優(yōu)先級由高到低排序依次為序依次為 。要求這三種報警信號的編碼依次。要求這三種報警信號的編碼依次為為0000、0101、1010。試設(shè)計報警信號編碼控制電路。試設(shè)計報警信號編碼控制電路。解：（解：（1 1）根據(jù)題意可知：同一時間只能響應(yīng)一種報警信）根據(jù)題意可知：同一時間只能響應(yīng)一種報警信號，假設(shè)某種報警信號出現(xiàn)用號，假設(shè)某種報警信號出現(xiàn)用“1 1”表示，沒出現(xiàn)則用表示，沒出現(xiàn)則用“0 0”表示，即高電平有效

30、。當(dāng)優(yōu)先級別高的信號有效時，表示，即高電平有效。當(dāng)優(yōu)先級別高的信號有效時，低優(yōu)先級的則不起作用，此時作為無關(guān)項處理。低優(yōu)先級的則不起作用，此時作為無關(guān)項處理。 表示輸出編碼。列真值表，如表表示輸出編碼。列真值表，如表3-103-10所示。所示。 210III、0Y1Y38（2 2）寫最簡邏輯表達(dá)式。）寫最簡邏輯表達(dá)式。 （3 3）畫邏輯圖，如圖）畫邏輯圖，如圖3-243-24所示。所示。 輸入輸入輸出輸出I0I1I2Y1Y010001010011010 1 200 1YI I I YI I圖圖3-24 3-24 例例3.103.10的邏輯圖的邏輯圖394 4集成編碼器集成編碼器74LS1487

31、4LS148 優(yōu)先編碼器是當(dāng)輸入端中有多個輸入信號同時有效優(yōu)先編碼器是當(dāng)輸入端中有多個輸入信號同時有效時，電路只對其中優(yōu)先級別最高的一個信號進(jìn)行編碼。時，電路只對其中優(yōu)先級別最高的一個信號進(jìn)行編碼。 芯片芯片74LS14874LS148是典型的集成是典型的集成8 8線線-3-3線優(yōu)先編碼器，其線優(yōu)先編碼器，其工作原理與上述優(yōu)先編碼器工作原理類似，只不過將工作原理與上述優(yōu)先編碼器工作原理類似，只不過將上述電路作成集成電路的形式。上述電路作成集成電路的形式。 40表表3-12 74LS1483-12 74LS148優(yōu)先編碼器邏輯功能表優(yōu)先編碼器邏輯功能表41說明：（說明：（1 1）該編碼器有）該編

32、碼器有8 8個數(shù)據(jù)輸入信號個數(shù)據(jù)輸入信號0-70-7，其中，其中7 7的優(yōu)先級別最高，的優(yōu)先級別最高，0 0最低，輸入信號都是低電平有最低，輸入信號都是低電平有效。輸出端效。輸出端 為三位二進(jìn)制編碼，采用反碼進(jìn)為三位二進(jìn)制編碼，采用反碼進(jìn)行編碼。行編碼。（2 2）EIEI為輸入使能端，低電平有效。當(dāng)為輸入使能端，低電平有效。當(dāng)EI=1EI=1時，編時，編碼器不工作，即不管其它八個輸入端是否有有效信碼器不工作，即不管其它八個輸入端是否有有效信號，電路都不會有輸出，所有的輸出端均為高電平。號，電路都不會有輸出，所有的輸出端均為高電平。當(dāng)當(dāng)EI=0EI=0時，編碼器工作，輸出才取決于其它輸入端，時，

33、編碼器工作，輸出才取決于其它輸入端，主要分為兩種情況：主要分為兩種情況： 數(shù)值輸入端數(shù)值輸入端0-70-7都無信號，即均為高電平時，三都無信號，即均為高電平時，三個輸出端個輸出端 全為高電平。全為高電平。210AAA210AAA42 數(shù)值輸入端數(shù)值輸入端0-70-7中至少有一個為有效低電平，編中至少有一個為有效低電平，編碼器則按輸入端的優(yōu)先級別進(jìn)行編碼。當(dāng)多個輸入碼器則按輸入端的優(yōu)先級別進(jìn)行編碼。當(dāng)多個輸入端同時出現(xiàn)有效信號時，只對其中優(yōu)先級最高的那端同時出現(xiàn)有效信號時，只對其中優(yōu)先級最高的那個輸入信號進(jìn)行編碼，而對其它輸入信號不予理睬，個輸入信號進(jìn)行編碼，而對其它輸入信號不予理睬，故稱為優(yōu)先

34、編碼器。故稱為優(yōu)先編碼器。（3 3）EOEO為輸出使能端。只有當(dāng)所有的輸入為高電平，為輸出使能端。只有當(dāng)所有的輸入為高電平，且且EIEI為低電平時，為低電平時，EOEO才為才為0 0，表示電路工作，但無有，表示電路工作，但無有效信號輸入。效信號輸入。（4 4）GSGS為輸出擴(kuò)展端。只要任何一個輸入端為低電為輸出擴(kuò)展端。只要任何一個輸入端為低電平，且平，且EIEI為低電平時，為低電平時，GSGS就為就為0 0，表示電路工作，有，表示電路工作，有有效信號輸入。它主要用于擴(kuò)展編碼。有效信號輸入。它主要用于擴(kuò)展編碼。 43 5 574LS14874LS148優(yōu)先編碼器的應(yīng)用優(yōu)先編碼器的應(yīng)用 編碼器可以

35、根據(jù)需要進(jìn)行多個芯片的級聯(lián)以擴(kuò)展它的邏編碼器可以根據(jù)需要進(jìn)行多個芯片的級聯(lián)以擴(kuò)展它的邏輯功能。輯功能。 【例3.11】試用74LS148構(gòu)成16線-4線優(yōu)先編碼器，畫出其接線圖。 解：由于解：由于1616線線-4-4線優(yōu)先編碼器有十六個輸入信號，因此線優(yōu)先編碼器有十六個輸入信號，因此至少需要兩片至少需要兩片74LS14874LS148。將。將1616線線-4-4線優(yōu)先編碼器的輸入線優(yōu)先編碼器的輸入信號信號0-70-7接到接到74LS14874LS148低位片的低位片的0-70-7輸入端，將輸入端，將1616線線-4-4線線優(yōu)先編碼器的輸入信號優(yōu)先編碼器的輸入信號8-158-15接到接到74LS

36、14874LS148高位片的高位片的0-70-7輸輸入端。高位片的入端。高位片的EOEO連接至地位片的連接至地位片的EIEI。假設(shè)。假設(shè)0-150-15的優(yōu)先的優(yōu)先級依次變高。邏輯圖如圖級依次變高。邏輯圖如圖3-263-26所示。所示。443.5.2 3.5.2 譯碼器譯碼器 譯碼是編碼的逆過程，即將每一組輸入的二進(jìn)制代譯碼是編碼的逆過程，即將每一組輸入的二進(jìn)制代碼碼“翻譯翻譯”（還原）成一個特定的輸出信號。實現(xiàn)譯（還原）成一個特定的輸出信號。實現(xiàn)譯碼功能的電路稱為譯碼器。碼功能的電路稱為譯碼器。 1 1二進(jìn)制譯碼器二進(jìn)制譯碼器 設(shè)二進(jìn)制譯碼器有設(shè)二進(jìn)制譯碼器有n n個輸入端，則輸出端譯碼線的

37、條個輸入端，則輸出端譯碼線的條數(shù)為數(shù)為 ，又稱為，又稱為n n線線- - 線譯碼器或簡稱為線譯碼器或簡稱為n- n- 譯碼譯碼器。其每個輸出對應(yīng)于器。其每個輸出對應(yīng)于n n個輸入變量的一個最小項。個輸入變量的一個最小項。n2n2n245【例例3.123.12】設(shè)計一個設(shè)計一個2 2線線-4-4線譯碼器線譯碼器解：（解：（1 1）2 2線線-4-4線譯碼器應(yīng)有線譯碼器應(yīng)有2 2個輸入端和個輸入端和4 4個輸出端，個輸出端，分別代表兩位的輸入編碼和四條輸出譯碼線，其框圖分別代表兩位的輸入編碼和四條輸出譯碼線，其框圖如圖如圖3-263-26所示。假設(shè)輸出譯碼線為高電平有效，列出所示。假設(shè)輸出譯碼線為

38、高電平有效，列出真值表，如表真值表，如表3-113-11所示。所示。輸入輸入輸出輸出A1A0Y0Y1Y2Y3 001000 010100 100010 110001 表表3-13 23-13 2線線-4-4線譯碼器的真值表線譯碼器的真值表圖圖3-27 23-27 2線線-4-4線譯碼器的框圖線譯碼器的框圖46（2 2）根據(jù)真值表得到各輸出邏輯表達(dá)式。）根據(jù)真值表得到各輸出邏輯表達(dá)式。（3 3）畫邏輯圖，如圖）畫邏輯圖，如圖3-283-28所示。所示。0100110121023103YA Am YA AmYA Am YA Am圖圖3-28 23-28 2線線-4-4線譯碼器的邏輯圖線譯碼器的邏輯

39、圖472 2二二- -十進(jìn)制譯碼器十進(jìn)制譯碼器 二二- -十進(jìn)制譯碼器又稱為十進(jìn)制譯碼器又稱為BCDBCD譯碼器，它的邏輯功能譯碼器，它的邏輯功能是將輸入的四位是將輸入的四位BCDBCD碼譯成十個高、低電平輸出信號，碼譯成十個高、低電平輸出信號，因此也叫因此也叫4-104-10譯碼器。譯碼器。 圖圖3-29 43-29 4線線-10-10線譯碼器框圖線譯碼器框圖48表表3-14 43-14 4線線-10-10線線8421BCD8421BCD譯碼表譯碼表493 3集成譯碼器集成譯碼器74LS13874LS138表表3-1574LS1383-1574LS138三線三線8 8線譯碼器邏輯功能表線譯碼

40、器邏輯功能表50 由上圖所示電路可知，由上圖所示電路可知，74LS13874LS138除了有三個二進(jìn)制碼除了有三個二進(jìn)制碼輸入端輸入端 、八條輸出譯碼線、八條輸出譯碼線 （低電平有效）（低電平有效）外，還設(shè)置兩組使能端。只有當(dāng)外，還設(shè)置兩組使能端。只有當(dāng) =1=1， 時，時，該芯片才能工作，且輸出取決于輸入的二進(jìn)制碼。該芯片才能工作，且輸出取決于輸入的二進(jìn)制碼。 觀察功能表可知：每個輸出端都是對應(yīng)輸入變量的觀察功能表可知：每個輸出端都是對應(yīng)輸入變量的一項最小項的反函數(shù)，即一項最小項的反函數(shù)，即 iimY 210AAA70YY 1G022BAGG51 4 474LS13874LS138譯碼器的應(yīng)

41、用譯碼器的應(yīng)用 （1 1）實現(xiàn)組合邏輯函數(shù)）實現(xiàn)組合邏輯函數(shù)5253 圖圖3-33 3-33 例題例題3.133.13的邏輯圖的邏輯圖【例【例3.143.14】用譯碼器設(shè)計一位二進(jìn)制的全加器】用譯碼器設(shè)計一位二進(jìn)制的全加器 解：由全加器的真值表解：由全加器的真值表3-153-15可得：可得：54圖圖3-343-34例題例題3.143.14的邏輯圖的邏輯圖 2 2譯碼器的擴(kuò)展譯碼器的擴(kuò)展 【例【例3.153.15】試用兩片】試用兩片3 3線線-8-8線譯碼器線譯碼器74LS13874LS138組成組成4 4線線-16-16線譯碼器。線譯碼器。 解：假設(shè)將要實現(xiàn)的解：假設(shè)將要實現(xiàn)的4 4線線-16

42、-16線譯碼器輸入的四位二進(jìn)制線譯碼器輸入的四位二進(jìn)制代碼為代碼為D D、C C、B B、A A，輸出為，輸出為Z Z0 0-Z-Z1515（低電平有效）。令（低電平有效）。令其中一片其中一片3 3線線-8-8線譯碼器為低位片，其輸出線譯碼器為低位片，其輸出Y Y0 0-Y-Y7 7作為作為4 4線線-16-16線譯碼器的輸出線譯碼器的輸出Z Z0 0-Z-Z7 7。另一片則為高位片，其輸。另一片則為高位片，其輸出出Y Y0 0-Y-Y7 7作為作為4 4線線-16-16線譯碼器的輸出線譯碼器的輸出Z Z8 8-Z-Z1515。4 4線線-16-16線譯線譯碼器的功能碼器的功能接線圖如圖接線圖

43、如圖3-353-35所示。所示。5556圖圖3-35 33-35 3線線-8-8線譯碼器擴(kuò)展為線譯碼器擴(kuò)展為4 4線線-16-16線譯碼器線譯碼器5 5顯示譯碼器顯示譯碼器 在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字、文字和符號的二在數(shù)字系統(tǒng)中，經(jīng)常需要將數(shù)字、文字和符號的二進(jìn)制代碼翻譯成人們習(xí)慣的形式，并直觀地將其顯示進(jìn)制代碼翻譯成人們習(xí)慣的形式，并直觀地將其顯示出來，以便查看或讀取，這就需要數(shù)字顯示電路來完出來，以便查看或讀取，這就需要數(shù)字顯示電路來完成。數(shù)字顯示電路通常由譯碼器、驅(qū)動器和顯示器等成。數(shù)字顯示電路通常由譯碼器、驅(qū)動器和顯示器等部分組成。部分組成。（1 1）顯示器件）顯示器件57圖圖3-3

44、6 LED3-36 LED數(shù)碼管顯示器數(shù)碼管顯示器（2 2）譯碼器）譯碼器 顯示譯碼器可以把輸入的二顯示譯碼器可以把輸入的二- -十進(jìn)制代碼轉(zhuǎn)換成七個十進(jìn)制代碼轉(zhuǎn)換成七個輸入段信號輸入段信號a-ga-g，從而驅(qū)動七段，從而驅(qū)動七段LEDLED數(shù)碼管顯示器工作，數(shù)碼管顯示器工作，使其顯示正確的數(shù)碼。使其顯示正確的數(shù)碼。 圖圖3-38 3-38 七段顯示譯碼示意圖七段顯示譯碼示意圖58集成七段顯示譯碼器集成七段顯示譯碼器74LS4874LS4859 說明：說明： 試燈輸入端試燈輸入端LTLT：當(dāng)：當(dāng)LT=0LT=0時，數(shù)碼管的七段時，數(shù)碼管的七段均發(fā)亮，顯示均發(fā)亮，顯示“8 8”。它主要用來檢測數(shù)

45、碼管七個發(fā)光。它主要用來檢測數(shù)碼管七個發(fā)光段的好壞。平時應(yīng)置段的好壞。平時應(yīng)置LTLT為高電平。為高電平。 滅零輸入端滅零輸入端RBIRBI：當(dāng)：當(dāng)RBI=0RBI=0，且輸入二進(jìn)制碼為，且輸入二進(jìn)制碼為00000000時，譯碼器的時，譯碼器的a-ga-g段全熄滅。主要用于熄滅不希望顯示段全熄滅。主要用于熄滅不希望顯示的零。的零。60 特殊控制端特殊控制端BI/RBOBI/RBO：雙重功能端，既可作為輸入信：雙重功能端，既可作為輸入信號又可作為輸出信號。當(dāng)作為輸入端使用時，稱為滅號又可作為輸出信號。當(dāng)作為輸入端使用時，稱為滅燈輸入控制端。只要燈輸入控制端。只要BI=0BI=0，數(shù)碼管各段同時熄

46、滅；作，數(shù)碼管各段同時熄滅；作為輸出端使用時，稱為滅零輸出端。在為輸出端使用時，稱為滅零輸出端。在A3=A2=A1=A0=0A3=A2=A1=A0=0時，且時，且RBI=0RBI=0時，時，RBORBO才會輸出低電平，表示譯碼器熄才會輸出低電平，表示譯碼器熄滅了不希望顯示的零。滅了不希望顯示的零。 當(dāng)當(dāng)LT=1LT=1，BI/RBO=1BI/RBO=1時，對輸入的四位二進(jìn)制碼時，對輸入的四位二進(jìn)制碼1111）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。）進(jìn)行譯碼，產(chǎn)生對應(yīng)的七段顯示碼。613.5.3 3.5.3 數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器 實現(xiàn)從多路輸入數(shù)據(jù)

47、中選擇其中一路輸出的電路稱實現(xiàn)從多路輸入數(shù)據(jù)中選擇其中一路輸出的電路稱為數(shù)據(jù)選擇器。反之，數(shù)據(jù)分配器能將一條輸入通道為數(shù)據(jù)選擇器。反之，數(shù)據(jù)分配器能將一條輸入通道上的數(shù)據(jù)按規(guī)定分配到多個輸出端。上的數(shù)據(jù)按規(guī)定分配到多個輸出端。1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)據(jù)選擇器又稱多路選擇器，簡稱為數(shù)據(jù)選擇器又稱多路選擇器，簡稱為MUXMUX。其功能類似。其功能類似于單刀多擲開關(guān)于單刀多擲開關(guān)。62圖圖3-40 3-40 數(shù)據(jù)選擇器數(shù)據(jù)選擇器（1 1）四選一數(shù)據(jù)選擇器）四選一數(shù)據(jù)選擇器 D0-D3 D0-D3是四個數(shù)據(jù)輸入端；是四個數(shù)據(jù)輸入端；A0A0、A1A1是數(shù)據(jù)通道選擇控是數(shù)據(jù)通道選擇控 制信號，即地址

48、變量。制信號，即地址變量。F F為輸出端，為互補(bǔ)輸出。為輸出端，為互補(bǔ)輸出。E E是是使能端，小圓圈表示低電平有效，當(dāng)使能端，小圓圈表示低電平有效，當(dāng)E=0E=0時，數(shù)據(jù)選擇時，數(shù)據(jù)選擇器工作，允許數(shù)據(jù)選通；當(dāng)器工作，允許數(shù)據(jù)選通；當(dāng)E=1E=1時，時，F(xiàn)=0F=0，輸出與輸入，輸出與輸入數(shù)據(jù)無關(guān)，即禁止數(shù)據(jù)輸入。數(shù)據(jù)無關(guān)，即禁止數(shù)據(jù)輸入。輸入輸入輸出輸出A1A0EDFH0LLLD0- D3D0LHLD0- D3D1HLLD0- D3D2HHLD0- D3D3100101102103(A A D +A A D +A A D +A A D )FE63 （2 2）集成數(shù)據(jù)選擇器）集成數(shù)據(jù)選擇器74

49、LS15174LS15164表表3-19 74LS1513-19 74LS151邏輯功能表邏輯功能表圖圖3-42 3-42 八選一數(shù)據(jù)選擇器八選一數(shù)據(jù)選擇器 說明：說明：D0D7D0D7為數(shù)據(jù)選擇器的八路數(shù)據(jù)輸入端，為數(shù)據(jù)選擇器的八路數(shù)據(jù)輸入端，A2A1A0A2A1A0是地址控制變量，是地址控制變量，E E為輸入使能端。由功能表為輸入使能端。由功能表可知，當(dāng)可知，當(dāng)E=1E=1時，選擇器被禁止，輸出時，選擇器被禁止，輸出Z=0Z=0；當(dāng)；當(dāng)E=0E=0時時選擇器工作，由地址變量選擇器工作，由地址變量A A2 2A A1 1A0A0決定，從八個輸入數(shù)決定，從八個輸入數(shù)據(jù)源中選擇其中哪一路進(jìn)行輸出

50、。據(jù)源中選擇其中哪一路進(jìn)行輸出。 根據(jù)真值表可以推導(dǎo)出輸出根據(jù)真值表可以推導(dǎo)出輸出Z Z的表達(dá)式為：的表達(dá)式為：其中其中mimi為地址變量為地址變量A2A1A0A2A1A0組成的最小項，組成的最小項，DiDi為輸入數(shù)為輸入數(shù)據(jù)。據(jù)。 7ii0miZD65 （3 3）數(shù)據(jù)選擇器的應(yīng)用）數(shù)據(jù)選擇器的應(yīng)用 實現(xiàn)組合邏輯函數(shù)：實現(xiàn)組合邏輯函數(shù)：6667 圖圖3-43 3-43 例題例題3.163.16的邏輯圖的邏輯圖 方法二 卡諾圖法 先用卡諾圖表示邏輯函數(shù)F，如圖3-44所示。68 圖圖3-44 3-44 例題例題3.163.16的卡諾圖的卡諾圖6970 圖圖3-45 3-45 例題例題3.173.

51、17的邏輯圖的邏輯圖71 圖圖3-463-46例題例題3.173.17的卡諾圖的卡諾圖72圖圖3-47 3-47 例題例題3.183.18的卡諾圖的卡諾圖73 圖圖3-483-48例題例題3.183.18的邏輯圖的邏輯圖2.2.數(shù)據(jù)分配器數(shù)據(jù)分配器 數(shù)據(jù)分配器又稱為多路分配器，簡稱為數(shù)據(jù)分配器又稱為多路分配器，簡稱為DMUXDMUX，其功，其功能是將一個輸入數(shù)據(jù)信號分時傳送到多個輸出端輸出，能是將一個輸入數(shù)據(jù)信號分時傳送到多個輸出端輸出，或者將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)輸出，或者將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)輸出， 74 圖圖3-50 3-50 數(shù)據(jù)分配器數(shù)據(jù)分配器通常數(shù)據(jù)分配器由譯碼器實現(xiàn)，通常數(shù)據(jù)分

52、配器由譯碼器實現(xiàn)， 75圖圖3-51 3-51 用用74LS13874LS138實實現(xiàn)八路數(shù)據(jù)分配器現(xiàn)八路數(shù)據(jù)分配器表表3-20 3-20 八路數(shù)據(jù)分配器的功能表八路數(shù)據(jù)分配器的功能表3.5.4 3.5.4 加法器加法器 在數(shù)字系統(tǒng)中，常需要進(jìn)行二進(jìn)制的加、減、乘、在數(shù)字系統(tǒng)中，常需要進(jìn)行二進(jìn)制的加、減、乘、除算術(shù)運(yùn)算，實際上，減法、乘法和除法運(yùn)算都是轉(zhuǎn)除算術(shù)運(yùn)算，實際上，減法、乘法和除法運(yùn)算都是轉(zhuǎn)換成加法運(yùn)算來完成的，故加法運(yùn)算電路即加法器是換成加法運(yùn)算來完成的，故加法運(yùn)算電路即加法器是數(shù)字系統(tǒng)中最基本的運(yùn)算單元。數(shù)字系統(tǒng)中最基本的運(yùn)算單元。1 1半加器半加器 不考慮低位來的進(jìn)位稱為半加。實

53、現(xiàn)半加運(yùn)算的邏不考慮低位來的進(jìn)位稱為半加。實現(xiàn)半加運(yùn)算的邏輯電路稱為半加器，其邏輯符號如圖輯電路稱為半加器，其邏輯符號如圖4-394-39所示。圖中，所示。圖中，AiAi、BiBi分別被加數(shù)和加數(shù)，作為半加器的輸入端；輸分別被加數(shù)和加數(shù)，作為半加器的輸入端；輸出端出端SiSi為兩個數(shù)相加所得到的本位的和，為兩個數(shù)相加所得到的本位的和，CiCi為向高一為向高一位產(chǎn)生的進(jìn)位。位產(chǎn)生的進(jìn)位。76輸入輸入輸出輸出AiBiSiCi0000011010101101iiiiiiiiiiSA BA BABCA B由真值表可得輸出邏輯表達(dá)式：77圖圖3-523-52半加器的邏輯符號半加器的邏輯符號表表3-213

54、-21半加器的真值表半加器的真值表圖圖3-53 3-53 半加器的邏輯圖半加器的邏輯圖2 2全加器全加器 考慮低位來的進(jìn)位稱為全加，即將本位的被加數(shù)、考慮低位來的進(jìn)位稱為全加，即將本位的被加數(shù)、加數(shù)與來自低位的進(jìn)位三個數(shù)相加。實現(xiàn)全加運(yùn)算的加數(shù)與來自低位的進(jìn)位三個數(shù)相加。實現(xiàn)全加運(yùn)算的電路稱為全加器。它的邏輯符號如圖電路稱為全加器。它的邏輯符號如圖4-414-41所示，有三所示，有三個輸入端個輸入端 分別代表被加數(shù)、加數(shù)和低位向本分別代表被加數(shù)、加數(shù)和低位向本位的進(jìn)位（進(jìn)位輸入端）；兩個輸出端位的進(jìn)位（進(jìn)位輸入端）；兩個輸出端 表示本表示本位的和、本位向高位的進(jìn)位（進(jìn)位輸出端）。位的和、本位向

55、高位的進(jìn)位（進(jìn)位輸出端）。1iiiCBA、iiCS、78輸入輸入輸出輸出AiBiCi-1SiCi0000000110010100110110010101011100111111iiii 1iii 1iiii 1ii 1iii 1iiiii 1ii 1S(ABC)(A BCA BBCA C)ABCCA BBCA C79圖圖3-54 3-54 全加器的邏輯符號全加器的邏輯符號 表表3-223-22全加器的真值表全加器的真值表80 圖圖3-56 3-56 全加器的邏輯圖全加器的邏輯圖3 3多位加法器多位加法器 考慮低位來的進(jìn)位稱為全加，即將本位的被加數(shù)、考慮低位來的進(jìn)位稱為全加，即將本位的被加數(shù)、加

56、數(shù)與來自低位的進(jìn)位三個數(shù)相加。實現(xiàn)全加運(yùn)算的加數(shù)與來自低位的進(jìn)位三個數(shù)相加。實現(xiàn)全加運(yùn)算的電路稱為全加器。它的邏輯符號如圖電路稱為全加器。它的邏輯符號如圖4-414-41所示，有三所示，有三個輸入端個輸入端 分別代表被加數(shù)、加數(shù)和低位向本分別代表被加數(shù)、加數(shù)和低位向本位的進(jìn)位（進(jìn)位輸入端）；兩個輸出端位的進(jìn)位（進(jìn)位輸入端）；兩個輸出端 表示本位表示本位的和、本位向高位的進(jìn)位（進(jìn)位輸出端）。的和、本位向高位的進(jìn)位（進(jìn)位輸出端）。iiCS、1iiiCBA、81（1 1）串行進(jìn)位加法器）串行進(jìn)位加法器 串行進(jìn)位加法器是通過將串行進(jìn)位加法器是通過將n n個全加器串聯(lián)來實現(xiàn)個全加器串聯(lián)來實現(xiàn)n n位位二

57、進(jìn)制的相加。低位全加器的進(jìn)位輸出二進(jìn)制的相加。低位全加器的進(jìn)位輸出 傳送到相鄰傳送到相鄰高位全加器的進(jìn)位輸入高位全加器的進(jìn)位輸入 ，即每位的，即每位的 依賴于前一依賴于前一位的位的 。因此，任何一位相加都必須等到低一位相加。因此，任何一位相加都必須等到低一位相加完成，并產(chǎn)生進(jìn)位后才能進(jìn)行，稱這種方式為串行進(jìn)完成，并產(chǎn)生進(jìn)位后才能進(jìn)行，稱這種方式為串行進(jìn)位。位。 1iCiC1iCiC82 圖圖3-57 3-57 四位串行進(jìn)位加法器四位串行進(jìn)位加法器83（2 2）超前進(jìn)位加法器）超前進(jìn)位加法器 集成加法器集成加法器 74LS283 74LS283 和和 分別為分別為四位二進(jìn)制被加數(shù)和加數(shù)，四位二進(jìn)

58、制被加數(shù)和加數(shù)， 是最低位向第是最低位向第1 1位的進(jìn)位輸入，位的進(jìn)位輸入，43214321為相加所得的四為相加所得的四位和，位和， 是和數(shù)的最高位（第是和數(shù)的最高位（第4 4位）產(chǎn)生的進(jìn)位輸出。位）產(chǎn)生的進(jìn)位輸出。 4321AAAA4321BBBB4C0C84 3. 全加器的應(yīng)用全加器的應(yīng)用 加法器是數(shù)字系統(tǒng)中最基本的組合邏輯器件，其應(yīng)用非常廣泛。它可以用于二進(jìn)制的減法、乘法運(yùn)算，BCD碼的變換，數(shù)碼比較等。8586圖圖3-60 3-60 例題例題3.203.20的邏輯圖的邏輯圖【例3.21】用74LS283四位全加器實現(xiàn)8421BCD碼加法器 解：74LS283全加器是按照四位自然二進(jìn)制加

59、法規(guī)律相加，和8421BCD碼的加法差別在于前者是逢十六進(jìn)一，而后者則是逢十進(jìn)一。因此，當(dāng)兩個8421BCD碼經(jīng)74LS283相加時，需要對相加的結(jié)果進(jìn)行修正。我們發(fā)現(xiàn)：若相加結(jié)果結(jié)果小于等于9，則無須修正，或者加0修正；若相加結(jié)果大于9，則加6修正。在這兩種情況下，相加的結(jié)果都需要再經(jīng)過一個全加器來修正，因此，可用兩片74LS283和一個判9電路來實現(xiàn)。8788 表表3-25 3-25 判判9 9電路的真值表電路的真值表89 圖圖3-61 3-61 判判9 9電路的卡諾圖電路的卡諾圖9091圖圖3-63 3-63 四位超前進(jìn)位加法器擴(kuò)展成八位加法器四位超前進(jìn)位加法器擴(kuò)展成八位加法器3.5.5 3.5.5 數(shù)值比較器數(shù)值比較器 數(shù)字系統(tǒng)中，經(jīng)常需要比較兩個數(shù)的大小。我們把數(shù)字系統(tǒng)中，經(jīng)常需要比較兩個數(shù)的大小。我們把能對兩個相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較，并判斷其大能對兩個相同位數(shù)的二進(jìn)制數(shù)進(jìn)行比較，并判斷其大小關(guān)系的邏輯電路稱為數(shù)值比較器。其比較